Tách sóng v blast ứng dụng cho hệ thống vô tuyến mã hóa không gian thời gian và mô hình hóa trên FPGAs

Đại Học Quốc Gia Tp Hồ Chí Minh TRƯỜNG ĐẠI HỌC BÁCH KHOA LÝ HỮU TUẤN “TÁCH SÓNG V-BLAST ỨNG DỤNG CHO HỆ THỐNG VƠ TUYẾN MÃ HỐ KHƠNG GIAN-THỜI GIAN VÀ MƠ HÌNH HỐ TRÊN FPGAs” Chun ngành : Kỹ thuật điện tử Mã số ngành: 60.52.70 LUẬN VĂN THẠC SĨ Tp Hồ Chí Minh, tháng 07 năm 2007 CƠNG TRÌNH ĐƯỢC HỒN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH Cán hướng dẫn khoa học: PGS-TS Lê Tiến Thường Th.S Trần Văn Sư Cán chấm nhận xét 1: Cán chấm nhận xét 2: Luận văn thạc sĩ bảo vệ HỘI ĐỒNG CHẤM BẢO VỆ LUẬN VĂN THẠC SĨ TRƯỜNG ĐẠI HỌC BÁCH KHOA, ngày 20 tháng 07 năm 2007 ĐẠI HỌC QUỐC GIA TP.HCM CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM TRƯỜNG ĐẠI HỌC BÁCH KHOA Độc Lập - Tự Do - Hạnh Phúc oOo Tp HCM, ngày tháng năm NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên: Lý Hữu Tuấn .Phái: Nam Ngày, tháng, năm sinh: 18/01/1981 Nơi sinh: Quảng Nam Chuyên ngành: Kỹ thuật điện tử MSHV: 01405328 Khoá (năm trúng tuyển): 2005 1- TÊN ĐỀ TÀI: ‘Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian - thời gian mơ hình hóa FPGAs’ 2- NHIỆM VỤ VÀ NỘI DUNG: • Tìm hiểu việc thiết kế mã khối không gian-thời gian trực giao, mã khối ghép kênh không gian ứng dụng hệ thống vô tuyến MIMO • Nguyên cứu tách sóng V-BLAST ứng dụng hệ thống mã hóa khơng gian thời gian • Mơ q trình mã hóa, giải mã cho mã khối không gian-thời gian trực giao mã ghép kênh không gian để thấy ảnh hưởng thông số lên tốc độ lỗi bit sử dụng V-BLAST • Thực tách sóng V-BLAST kit FPGA Xilinx XUP Virtex II Pro Development System 3- NGÀY GIAO NHIỆM VỤ: 22/02/2007 4- NGÀY HOÀN THÀNH NHIỆM VỤ: 28/06/2007 5- CÁN BỘ HƯỚNG DẪN: PGS.TS Lê Tiến Thường Th.S Trần Văn Sư Nội dung đề cương luận văn thạc sĩ Hội đồng chuyên ngành thông qua CÁN BỘ HƯỚNG DẪN Th.S Trần Văn Sư CÁN BỘ HƯỚNG DẪN PGS.TS Lê Tiến Thường CN BỘ MƠN QL CHUN NGÀNH LỜI CẢM ƠN Tơi xin gửi đến Thầy giáo Lê Tiến Thường, Thầy giáo Trần Văn Sư lời cảm ơn chân thành Hai Thầy tận tình hướng dẫn, định hướng, tạo nhiều điều thuận lợi giúp đỡ tơi hồn thành luận văn Tơi xin chân thành cảm ơn quý thầy cô Khoa Điện-Điện tử trường Đại học Bách khoa, người truyền đạt kiến thức, định hướng nghiên cứu suốt khóa đào tạo sau đại học Cuối xin cảm ơn gia đình bạn bè giúp đỡ, động viên tơi suốt q trình học tập nghiên cứu Xin trân trọng Lý Hữu Tuấn Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hố FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Tr ần Văn Sư TĨM TẮT LUẬN VĂN THẠC SĨ Trong hệ thống thơng tin vô tuyến hệ sau, với kết hợp Internet ứng dụng đa phương tiện ngày có dịch vụ yêu cầu tốc độ cao băng rộng Bởi phổ tần bị giới hạn nên việc thiết kế nhiều kỹ thuật mang lại hiệu tốc độ liệu cao ngày quan trọng Những nghiên cứu gần lý thuyết thông tin thấy lợi ích lớn dung lượng kênh thơng tin vơ tuyến đạt hệ thống MIMO Kênh MIMO xây dựng với dãy anten hai đầu kết nối vô tuyến Và kiểu mã hóa đề nghị cho kênh MIMO mã không gian-thời gian (ST) mã ghép kênh không gian (SM), hai loại mã hướng đến giới hạn dung lượng kênh MIMO Luận văn trình bày phương pháp tách sóng V-BLAST ứng dụng hệ thống vơ tuyến mã hố khơng gian-thời gian đa người dùng, hệ thống đề nghị tương lai MIMO, liệu user gần trạm phát sử dụng mã ghép kênh không gian (SM) để truyền tốc độ cao tin cậy kênh truyền, ngược lại user đầu cuối lợi dụng tính phân tập mã hóa khối khơng gian-thời gian nhằm khắc phục suy giảm kênh truyền để có xác suất lỗi tốt Các mơ cho hệ thống với phương pháp giãi mã khác đề cập báo Hiệu suất cho loại mã khác mô kênh truyền Rayleigh faing phẳng sử dụng nhiều anten phát Những kết chứng tỏ tách sóng V-BLAST theo tiêu chuẩn Zero Forcing MMSE phức tạp cho xác suất lỗi thấp Luận văn khai thác cấu trúc đại số ma trận kênh truyền để thực thi giãi mã hiệu Dựa kết mô đó, luận văn thực việc thiết kế tách sóng VBLAST theo tiêu chuẩn ZF MMSE Việc thực thi xây dựng hệ thống với hai anten phát hai anten thu Bộ giải mã thực thi board XUP Virtex II Pro Development System hãng Xilinx Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hố FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Tr ần Văn Sư ABSTRACT In next generation wireless communications, with the integration of Internet and multimedia applications, the demand for wide-band high data rate communication services is growing As the available radio spectrum is limited, higher data rates can be achieved only by designing more efficient signaling techniques Recent research in information theory has shown that large gains in capacity of communication over wireless channels are feasible in multiple-input multiple-output (MIMO) systems The MIMO channel is constructed with multiple element array antennas at both ends of the wireless link The type of code suggests with the MIMO channel are space-time coding and spatialmultiplexing coding, the both are aimed at approaching the capacity limits of MIMO channels The thesis presents about the V-BLAST detection in a general multiuser space-time wireless system, a system configuration has been suggested for future MIMO uplink transmission, in which each user’s data stream at near base station is encoded spatially multiplexed (SM) for high rate because of the channel’s confidence Contrariwise each user’s data stream at terminal is encoded using the space time block code to surmount the decline of channel for BER better The simulations of the system above for the differential detections are studied in thesis The efficency for each the coding is presented over Rayleigh flat fading channels using multiple transmit antennas That results shown that VBLAST detector using Zero Focing and MMSE criterion is low complex and provides minimize error probability The imbedded structure of the channel matrix is also exploited in paper for efficient detector implementation Based on these simulation results, the thesis also presents a FPGA implementation of ZF and MMSE decoder using XUP Virtex II Pro Development System board of Xilinx The implementation is contructed on a system with two transmitting and two receiving antennas Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hoá FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Trần Văn Sư MỤC LỤC Nhiệm vụ luận văn thạc sĩ Lời cảm ơn Tóm tắt luận văn thạc sĩ Mục lục i Danh sách hình iii Danh sách bảng iv Thuật ngữ viết tắt v CHƯƠNG 1: GIỚI THIỆU VẤN ĐỀ 1.1 Đặt vấn đề 1.2 Tổng quan tình hình nghiên cứu 1.3 Nội dung nghiên cứu 1.4 Bố cục đề tài 1.5 Ý nghĩa đề tài CHƯƠNG 2: TỔNG QUAN HỆ THỐNG MIMO 2.1 Hệ thống MIMO 2.1.1 Mơ hình hệ thống MIMO 2.1.2 Vấn đề kênh truyền qua hệ thống MIMO 2.1.3 Các kỹ thuật phân tập 11 2.1.4 Dung lượng kênh truyền MIMO 16 CHƯƠNG 3: HỆ THỐNG V-BLAST 19 3.1 Giới thiệu 19 3.2 Sơ đồ truyền nhận sử dụng cấu trúc V-BLAST 20 3.3 Bộ tách sóng hệ thống V-BLAST 22 3.3.1 Bộ giãi mã tuyến tính 22 3.3.2 Bộ giãi mã SIC 25 3.3.3 Bộ giải mã SIC dùng giải thuật ZF 29 3.3.4 Bộ giải mã SIC dùng giải thuật MMSE 33 CHƯƠNG 4: HỆ THỐNG STBC 35 4.1 Giới thiệu 35 4.2 Sơ đồ truyền nhận sử dụng mã STBC 36 4.3 Mã hóa hệ thống STBC 39 4.3.1 Mã Alamouti 39 4.3.2 Mã khối không gian thời gian trực giao (OSTBC) 43 4.4 Giãi mã hệ thống STBC 52 4.4.1 Mã Alamouti 52 4.4.2 Giải mã hệ thống gồm anten phát 54 CHƯƠNG 5: HỆ THỐNG V-BLAST KẾT HỢP VỚI STBC 55 5.1 Giới thiệu 55 5.2 Mơ hình hệ thống 56 5.2.1 Giới thiệu hệ thống 56 5.2.2 Mơ hình vector hóa liệu 57 i HVTH: KS Lý Hữu Tuấn Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hố FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Trần Văn Sư 5.2.3 Tính chất ma trận kênh truyền F 59 5.3 Các phương pháp tách sóng 60 5.3.1 Tách sóng dùng giải thuật ZF 61 5.3.2 Tách sóng V-BLAST dùng giải thuật MMSE 62 CHƯƠNG 6: FPGA VÀ NGÔN NGỮ MÔ TẢ PHẦN CỨNG VHDL 67 6.1 Công nghệ FPGA 67 6.1.1 Giới thiệu 67 6.1.2 Phát triển ứng dụng FPGA 68 6.1.3 Quá trình thực thi FPGA 69 6.1.4 Kit XUP Virtex II Pro Development System 70 6.2 Ngôn ngữ mô tả phần cứng (HDL) 75 6.2.1 Giới thiệu 75 6.2.2 Sơ đồ luồng thiết kế tổng quát với ngôn ngữ HDL 75 6.2.3 Thiết kế số với VHDL 79 6.3 Phần mềm Xilinx ISE 81 6.3.1 Giới thiệu 81 6.3.2 Module tạo CORE 83 CHƯƠNG 7: KẾT QUẢ MÔ PHỎNG VÀ ĐÁNH GIÁ 84 7.1 Giới thiệu 84 7.2 Các kết mô 87 7.2.1 Mô hệ thống V-BLAST 87 7.2.2 Mô hệ thống STBC 92 7.2.3 Mô hệ thống V-BLAST kết hợp với STBC 97 7.2.4 Kết luận 98 CHƯƠNG 8: THỰC HIỆN PHẦN CỨNG BỘ GIẢI MÃ 99 8.1 Thực phần cứng cho giải mã 99 8.1.1 Khối UART1 102 8.1.2 Khối UART2 102 8.1.3 RAM ROM 103 8.1.4 Khối MUL ADD 104 8.1.5 Khối QUANTIZER 104 8.1.6 Khối CONTROL UNIT 105 8.1.7 Kết việc tổng hợp thực thi 105 CHƯƠNG 9: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 108 9.1 Kết luận 108 9.2 Hướng mở rộng đề tài 108 TÀI LIỆU THAM KHẢO 110 PHỤ LỤC 112 LÝ LỊCH TRÍCH NGANG 117 ii HVTH: KS Lý Hữu Tuấn Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hố FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Tr ần Văn Sư DANH SÁCH CÁC HÌNH Hình 2.1 Sơ đồ nguyên lý hệ thống MIMO Hình 2.2 Truyền liệu qua hệ thống MIMO Hình 2.3 Mơ hình hệ thống MIMO Hình 2.4 Mơ hình truyền dẫn đa đường Hình 2.5 Tín hiệu nhận MS Hình 2.6 Truyền dẫn đa đường tạo nên vài đỉnh ngõ lọc Hình 2.7 Hàm mật độ xác suất phân bố Rayleigh Hình 2.8 Hàm mật độ xác suất phân bố Rician 11 Hình 2.9 Truyền từ mã qua kênh truyền fading 12 Hình 2.10 Sự phân tập anten 13 Hình 2.11 Phương pháp kết hợp lựa chọn 14 Hình 2.12 Phương pháp kết hợp khố 15 Hình 2.13 Phương pháp kết hợp tỷ số cực đại 15 Hình 2.14 Dung lượng kênh truyền SISO 16 Hình 2.15 Dung lượng kênh truyền MISO 16 Hình 2.16 Dung lượng kênh truyền SIMO 16 Hình 2.17 Dung lượng kênh truyền MIMO 17 Hình 3.1 Sơ đồ hệ thống V-BLAST 20 Hình 3.2 Sơ đồ hệ thống V-BLAST phần phát 20 Hình 3.3 Hệ thống V-BLAST với anten phát nhận 21 Hình 3.4 Sơ đồ giải mã tuyến tính 22 Hình 3.5 Lưu đồ giải thuật giải mã tuyến tính ZF 23 Hình 3.6 Lưu đồ giải thuật giải mã tuyến tính MMSE 24 Hình 3.7 Sơ đồ tổng quát cho giãi mã SIC 28 Hình 3.8 Các bước thực thi giãi mã SIC 28 Hình 3.9 Lưu đồ giải thuật giải mã SIC dùng ZF 30 Hình 3.10 Lưu đồ giải thuật bô giải mã SIC dùng MMSE 34 Hình 4.1 Sơ đồ khối hệ thống mã hố khơng thời gian 36 Hình 4.2 Sơ đồ khối phía phát hệ thống STBC 37 Hình 4.3 Phân tập phát hai nhánh với anten thu 39 Hình 4.4 Bộ giải mã M anten thu 41 Hình 4.5 Phân tập phát hai nhánh với hai anten thu 41 Hình 4.6 Sơ đồ kết hợp tỷ số cực đại hai nhánh phía thu 42 Hình 4.7 Sơ đồ giải mã phía thu hệ thống STBC 53 Hình 5.1 Sơ đồ mã hóa OSTBC cho anten phát 55 Hình 5.2 Sơ đồ mã hóa SM (VBLAST) có Interleaver 55 Hình 5.3 Mơ hình hệ thống gồm V-BLAST STBC 56 Hình 5.4 Q trình tách sóng tổng quát 62 Hình 5.5 Q trình tách sóng dùng giải thuật ZF-SIC 63 Hình 5.6 Quá trình tách sóng dùng giải thuật MMSE-SIC 66 Hình 6.1 Kiến trúc tổng quát FPGA 67 iii HVTH: KS Lý Hữu Tuấn Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hố FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Tr ần Văn Sư Hình 6.2 Quá trình thực thi FPGA 69 Hình 6.3 Board Xilinx XUP Virtex II Pro Development System 70 Hình 6.4 Sơ đồ khối board Xilinx XUP Virtex II Pro Development System 71 Hình 6.5 Kiến trúc khối xử lý 72 Hình 6.6 Sơ đồ I/O Virtex-II Pro 72 Hình 6.7 Phần tử CLB Virtex-II Pro 73 Hình 6.8 Cấu hình slice Virtex-II Pro 73 Hình 6.9 Khối nhân Virtex-II Pro 74 Hình 6.10 Khối nhân khối BSR+Memory 74 Hình 6.11 Phân phối clock Virtex-II Pro 75 Hình 6.12 Sơ đồ luồng thiết kế phần cứng tổng quát 76 Hình 6.13 Quá trình tổng hợp thiết kế phần cứng VHDL 77 Hình 6.14 Mơ tả mức chuyển ghi 78 Hình 6.15 Các bước tổng hợp mô tả VHDL RTL 79 Hình 6.16 Cấu trúc chung thiết kế VHDL 79 Hình 6.17 Giao diện khai báo Entity 80 Hình 6.18 Các công cụ CAD FPGA Xilinx 82 Hình 6.19 Giao diện Project Navigator 83 Hình 6.20 Chương trình tạo core nhớ ROM 83 Hình 7.1 Sơ đồ giải thuật hệ thống mô 84 Hình 7.2 Giao diện chương trình mơ 85 Hình 7.3 Giao diện chọn phần mơ 85 Hình 7.4 Giao diện nhập thơng số mơ chương trình 86 Hình 7.5 Giao diện vẽ BER 86 Hình 7.5 Mơ BER theo SNR hệ thống V-BLAST gồm (Nt,Nr)=(4,4) điều chế QPSK tách sóng theo giải thuật khác 87 Hình 7.6 Mơ BER theo SNR hệ thống V-BLAST gồm (Nt,Nr)=(4,8) điều chế 8-PSK tách sóng theo giải thuật khác 88 Hình 7.7 Mơ BER theo SNR hệ thống V-BLAST gồm (Nt,Nr)=(4,4) tách sóng theo giải thuật ZF SIC với kiểu điều chế khác 89 Hình 7.8 Mơ BER theo SNR hệ thống V-BLAST điều chế QPSK với cấu trúc phân tập thu khác thực tách sóng theo MMSE SIC 90 Hình 7.9 Mơ BER theo SNR hệ thống V-BLAST điều chế 8-PSK với cấu trúc phân tập phát khác thực tách sóng theo MMSE SIC 91 Hình 7.10 Mô BER theo SNR hệ thống STBC gồm (Nt,Nr)=(4,1) điều chế QPSK tách sóng theo giải thuật khác 92 Hình 7.11 Mô BER theo SNR hệ thống STBC gồm (Nt,Nr)=(8,1) điều chế 16-QAM tách sóng theo giải thuật khác 93 Hình 7.12 Mơ BER theo SNR hệ thống STBC gồm (Nt,Nr)=(4,1) tách sóng theo giải thuật (MMSE tuyến tính) với kiểu điều chế khác 94 Hình 7.13 Mơ BER theo SNR hệ thống STBC điều chế QPSK với cấu trúc phân tập thu khác thực tách sóng theo ZF SIC 95 Hình 7.14 Mơ BER theo SNR hệ thống STBC điều chế 8-PSK với cấu trúc phân tập phát khác thực tách sóng theo MMSE SIC 96 Hình 7.15 Mơ hình so sánh BER theo SNR hệ thống V-BLAST STBC 97 Hình 7.16 BER mã Alamouti với QD = ,N=2,M=2, điều chế QPSK 97 iv HVTH: KS Lý Hữu Tuấn Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hố FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Tr ần Văn Sư Hình 8.6 Khối giao tiếp UART2 Khối UART2 hình 8.6 thiết kế theo kiểu máy trạng thái với lưu đồ máy trạng thái cho hình 8.7 Hình 8.7 Sơ đồ máy trạng thái khối UART2 Các trạng thái khối là: § init: trạng thái khởi tạo mạch § sendstart: bắt đầu trình gửi việc gửi bit start, kéo chân ngõ Tx xuống mức logic thấp § Các trạng thái send0, send1, send2, send3, send4, send5, send6, send7: tương ứng cho trạng thái truyền bit từ đến § sendstop: trạng thái báo hiệu kết thúc truyền byte cách đưa chân Tx lên mức logic cao (mức 1) § delaystopbit: trạng thái nhằm trì stop bit (mức 1) chu kì baud finish: đưa ngõ FI_UART2 lên ‘1’ để báo hiệu kết thúc truyền byte liệu lên máy tính 8.1.3 RAM ROM Chức khối RAM dùng để lưu trữ liệu tín hiệu thu giá trị ước lượng kênh truyền Thực phần cứng tách sóng 103 HVTH: Lý Hữu Tuấn Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hố FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Tr ần Văn Sư Hình 8.8 Khối RAM_BLOCK ROM_BLOCK Khối RAM tạo chương trình Core Generator phần mềm Xilinx ISE 7.1i theo kiểu Single Port Block Memory với dung lượng RAM width = 32 (lưu trữ số thực dấu chấm động 32 bits) depth = 16 tương ứng với 16 giá trị tín hiệu thu kênh truyền Khối ROM tạo chương trình Core Generator phần mềm Xilinx ISE 7.1i theo kiểu Single Port Block Memory với dung lượng ROM width = depth = 64 tương ứng với giá trị truy xuất liệu tính tốn cho RAM 8.1.4 Khối MUL ADD Hình 8.9 Khối nhân khối cộng Số thực 32 bits theo chuẩn IEEE 754 bao gồm bit dấu, bit mũ 23 bit định trị Bộ nhân cộng thực cho số thực theo chuẩn (floating point) Giải thuật tính tốn nhân cộng trình bày Phụ Lục A 8.1.5 Khối QUANTIZER Hình 8.10 Bộ Quantizer Thực phần cứng tách sóng 104 HVTH: Lý Hữu Tuấn Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hố FPGAs 8.1.6 GVHD: PGS TS Lê Tiến Thường Th.S Tr ần Văn Sư Khối CONTROL UNIT Hình 8.11 Khối điều khiển Chức khối controlunit điều khiển tồn hoạt động hệ thống Vì hệ thống thiết kế không lớn, nên đường liệu trả sử dụng chung khối điều khiển Đây giải pháp mang tính tương đối, hệ thống lớn hơn, cách thiết kế trở nên cồng kềnh khơng khả thi Hình 8.11 khối controlunit thiết kế mã VHDL 8.1.7 Kết việc tổng hợp thực thi Sau viết mã RTL cho khối, khối rời rạc kết nối thành hệ thống hoàn chỉnh tiện ích đồ họa có sẵn phần mềm Xilinx 7.1i Sau ta tiến hành tổng hợp khối công cụ tổng hợp XST Xilinx 7.1i Kết trình tổng hợp thực thi cho Device Utilization Summary Logic Utilization Used Available Utilization Note(s) Number of Slice Flip Flops: 1,398 27,392 5% Number of input LUTs: 4,313 27,392 15% 2,408 13,696 17% Logic Distribution: Number of occupied Slices: Thực phần cứng tách sóng 105 HVTH: Lý Hữu Tuấn Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hố FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Tr ần Văn Sư Number of Slices containing only related logic: 2,408 2,408 100% Number of Slices containing unrelated logic: 2,408 0% Total Number input LUTs: 4,544 27,392 16% Number used as logic: 4,313 Number used as a route-thru: 231 Number of bonded IOBs: 556 1% Number of PPC405s: 0% Number of Block RAMs: 136 1% Number of GCLKs: 16 6% Number of GTs: 0% Number of GT10s: 0 0% Bảng 8.1 Kết trình tổng hợp thực thi FPGA Timing Summary: Speed Grade: -6 Minimum period: 9.472ns (Maximum Frequency: 105.569MHz) Minimum input arrival time before clock: 5.811ns Maximum output required time after clock: 3.670ns Maximum combinational path delay: No path found Thực phần cứng tách sóng 106 HVTH: Lý Hữu Tuấn Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hố FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Tr ần Văn Sư Hình 8.12 Sơ đồ mạch hệ thống thực thi Thực phần cứng tách sóng 107 HVTH: Lý Hữu Tuấn Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hố FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Tr ần Văn Sư CHƯƠNG 9: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 9.1 Kết luận Sau khoảng thời gian nghiên cứu thực đề tài, giúp đỡ, hướng dẫn định hướng thầy tơi hồn thành tốt luận văn đạt kết định sau: • Tìm hiểu hệ thống thơng tin vơ tuyến MIMO • Tìm hiểu mã ghép kênh không gian ứng dụng hệ thống V-BLAST • Tìm hiểu mã khối khơng gian - thời gian ứng dụng hệ thống STBC • Ứng dụng hai loại mã hoá V-BLAST STBC hệ thống truyền nhận multiusers • Luận văn sâu nguyên cứu phương pháp giải mã khác cho hệ thống Phương pháp giải mã tuyến tính 9ơn giản, phức tạp, cho kết khơng tốt phương pháp giải mã SIC Các phương pháp giải mã dựa hai tiêu chuẩn khử nhiễu ZF MMSE Đồng thời ứng dụng giãi mã vào hệ thống (V-BLAST, STBC, kết hợp V-BLAST STBC) • Luận văn mơ q trình mã hóa, giải mã cho mã ghép kênh, mã khối không gian-thời gian hệ thống kết hợp hai loại mã hoá để thấy ảnh hưởng thông số lên tốc độ lỗi bit sử dụng phương pháp tách sóng khác • Tìm hiểu board FPGA Xilinx XUP Virtex II Pro Development System • Thông qua ngôn ngữ VHDL viết phần mềm ISE 7.1i Xilinx luận văn thực giải mã cho hệ thống gồm anten phát sử dụng kiểu điều chế QPSK tách sóng phương pháp ZF/Sic kit FPGA Xilinx XUP Virtex II Pro Development System Kết thực mô Matlab phần cứng FPGA tương tự cho thấy tính khả thi tách sóng V-BLAST triển khai hệ thống SoC (System on Chip) 9.2 Hướng mở rộng đề tài Từ hệ thống vơ tuyến mã hố khơng gian - thời gian đề xuất đến có nhiều nghiên cứu tập trung vào việc tìm kiếm loại mã khác cho có ưu điểm đầy đủ phân tập, mã hoá tốt hơn, nguyên cứu phương pháp giải mã khác để đạt tốc độ xác suất lỗi thấp Trong thời gian giới hạn, luận văn dừng Kết luận hướng phát triển 108 HVTH: Lý Hữu Tuấn Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hố FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Tr ần Văn Sư lại việc mô hệ thống loại mã ghép kênh không gian, mã khối không gian-thời gian môi trường fading phẳng với hai phương pháp giải mã giải mã tuyến tính giải mã V-BLAST theo tiêu chuẩn ZF, MMSE Về thực phần cứng, luận văn mơ hình giải thuật giải mã lên phần cứng chưa thực cho hệ thống thu phát thời gian thực Dựa vào kết đạt định nêu trên, xin đề xuất hướng để mở rộng đề tài mơ thực phần cứng: • Nghiên cứu việc móc nối mã ghép kênh khơng gian, mã khối khơng-gian thời gian với mã ngồi chẳng hạn mã TCM, mã Turbo hay mã lưới để có xác suất lỗi tốt • Kết hợp hệ thống mà luận văn đề cập với ghép kênh phân chia tần số trực giao (OFDM) để chống lại nhiễu liên ký tự (ISI) Việc kết hợp cho kết tốt cho hệ thống • Khảo sát hệ thống mã hố khơng gian-thời gian môi trường fading tần số chọn lọc, kênh fading nhanh, fading tương quan • Nguyên cứu phương pháp giải mã khác thu như: ML, PIC, SD,…trong mơi trường khác để thấy tính tối ưu phương pháp áp dụng vào thực tế • Xây dựng mã hoá cho hệ thống với nhiều anten phát đồng thời kết hợp kit FPGA với số mạch DSP để hoàn chỉnh hệ thống thu phát băng rộng đáp ứng thời gian thực Kết luận hướng phát triển 109 HVTH: Lý Hữu Tuấn Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hoá FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Tr ần Văn Sư TÀI LIỆU THAM KHẢO [1] [2] [3] [4] [5] [6] [7] [8] [9] [10] [11] [12] [13] [14] S.Alamouti,“A simple transmit diversity scheme for wireless communications” IEEE J Select Areas Commun., vol 16, no 8, pp.1451-1458, Oct 1998 J Benesty, Y Huang, and J Chen, “A fast recuisive algorithm for optimal sequential signal detection in a V-BLAST system,” IEEE Trans Signal Processing, vol 51, no 7, pp 1722-1730 July 2003 Y Dai, Z Lei, and S Sun, “Ordered array processing for space-time coded systems,” IEEE Commun Lett., vol 8, no 8, pp 526-528, Aug 2004 F R Farrokhi, G J Soschini, A Lozano, and R A Valenzuela “Link-optimal space-time processing with multiple transmit and receive antennas,” IEEE Commun Lett., vol 5, no 3, pp 85-87, Mar 2001 D Gesbert, L Haumonte, H Boleskei, R Kirshnamoorthy, and A J Paulraj, “Technologies and performance for non-line-of-sight broadband wireless access network,” IEEE Commun Mag., vol 40, no 4, pp 86-95, Apr 2002 D Gesbert, M Shafi, D Shiu, P J Smith, and A Naguib, “From theory to practice: An overview of MIMO space-time coded wireless systems,” IEEE J Select Areas Commun., vol 21, no 3, pp 281-302, Apr 2003 G D Golden, G J Foschini, R A Valenzuela, and P W Wolniansky, “Detection algorithm and initial laboratory results using V-BLAST space-time communication structure,” Electronic Lett., vol 35, no 1, pp 14-16, Jan 1999 G H Golub and C F Van Loan, Matrix Computations, rd ed Baltimore: The Johns Hopkins University Press, 1996 D Gore and A J Paulraj, “Space-time block coding with optimal antenna selection,” in Proc IEEE ICASSP, May 2001, vol 4, pp 2441-2444 R W Heath Jr and A J Paulraj, “Switching between diversity and multiplexing in MIMO systems,” IEEE Trans Commun., vol 3, no 6, pp 962-968, June 2005 C L Ho, J Y Wu, and T S Lee, “Block-based symbol detection for high rate space-time coded systems,” in Proc IEEE VTC 2004-Spring May 2004, vol 1, pp 375-379 C L Ho, J Y Wu, and T S Lee, Technical Reports of the Program for Promoting of Academic Excellence Universities, Ministry of Education Taiwan, R.O.C., 2004 H Huang, H Viswanathan, and G.J Foschini, “Multiple antennas in cellar CDMA sysstem: Transmission, detection, and spectral efficiency,” IEEE Trans Wireless Commun., vol 1, no 3, pp 383-392, July 2002 E G Larsson and P Stoica, Space-Time Block Coding for Wireless Communication Cambridge, UK: Cambridge University Press, 2003 Tài liệu tham khảo 110 HVTH: Lý Hữu Tuấn Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hố FPGAs [15] GVHD: PGS TS Lê Tiến Thường Th.S Tr ần Văn Sư [18] A F Naguib, N Seshadri, and A R Calderbank, “Increasing data rate over wireless channels: Space-time coding and signal processing for high data rate wireless communications,” IEEE Signal Processing Mag., vol 17, no 3, pp 76-92, May 2000 A F Naguib, N Seshadri, and A R Calderbank, “Applications of space-time block codes and interference suppression for high capacity and high data rate wireless systems,” in Proc IEEE 32th Asilomar Conf Signals, System, and Computers, Nov 1998, vol 2, pp 1803-1810 A J Paulraj, D A Gore, R U Nabar, and H Boleskei, “An overview of MIMO communications-A key to gigabit wireless,” in Proc IEEE, Feb 2004, vol 92, no 2, pp 198-218 S Shabazpanahi, M Beheshti, A B Gershman, M Gharavi-Alkhansari, and K M [19] Wong, “Minimum variance linear receivers for multi-acces MIMO wireless systems with space-time block coding,” IEEE Trans Signal Processing, vol 52, no 12, pp 3306-3312, Dec 2004 A Stamoulis, N Al-Dhahir, and A R Calderbank, “Further results on interference [16] [17] [20] [21] [22] cacellation and space-time block codes,” in Proc IEEE 35th Asilomar Conf Signal, System, and Computers, Nov 2001, vol 1, pp 257-261 M Tao, and R S Chen, “Generalize layered space-time codes for high data rate wireless communications,” IEEE Trans Wireless Commun., vol 3, no 4, pp 1067-1075, July 2004 V Tarokh, H Jafarkhani, and A R Calderbank, “Space-time block codes from orthogonal designs,” IEEE Trans Inform Theory, vol 45, no 7, pp 1456-1467, July 1999 V Tarokh, A F Naguid, N Seshadri, and A R Calderbank, “Combined array processing and space-time coding,” IEEE Trans Inform Theory, vol 45, no 4, pp 1121-1128, May 1999 [23] X Wang and H V Poor, Wireless Communication Systems: Advanced Techniques for Signal Reception Upper Saddle River, NJ: Pearson Education Inc., 2004 [24] J Y Wu, C L Ho, and T S Lee, “Detection of multiuser orthogonal space-time block coded signals via ordered successive interference cacellation,” IEEE Trans [25] Wireless Commun., to appear Manual of Virtex-II PRO: http://www.xilinx.com/univ/xupv2p.html Tài liệu tham khảo 111 HVTH: Lý Hữu Tuấn Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hoá FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Tr ần Văn Sư PHỤ LỤC A Số thực dấu chấm động (dạng 32 bit) A.1 Biểu diễn theo chuẩn IEEE 754 Một số thực N có giá trị N=(-1)S x 2E-127 x (1.M) biểu diễn theo chuẩn IEEE 754 với độ xác đơn (single precision) 32 bit sau: S: bit dấu S E M E: số mũ, 0Ye: dịch phải Ym để tạo thành Ym x 2Ye-Xe B2: Tính tổng hai phần định trị Xm x 2Xe-Ye + Ym Xm + Ym x 2Ye-Xe B3: Nếu kết chuẩn hóa tiếp đến bước 4, chưa thực q trình chuẩn hóa: Dịch trái kết giảm số mũ kết (vd: kết 0.001… ) hay Dịch phải kết tăng số mũ kết (vd: kết 10.1……) Tiếp tục bit ẩn B4: Kiểm tra phần số mũ kết quả: • Nếu lớn số mũ lớn cho phép trả lỗi tràn số mũ • Nếu nhỏ số mũ nhỏ cho phép trả lỗi số mũ B5: Nếu phần định trị kết 0, thiết lập phần số mũ để trả số Phụ lục 113 HVTH: Lý Hữu Tuấn Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hố FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Tr ần Văn Sư A.2.2 Ví dụ Cộng hai số thực X Y biểu diễn dạng dấu chấm động sau: X = 2345.12510 biểu diễn 10001010 00100101001001000000000 0.75 10 biểu diễn 01111110 10000000000000000000000 Y= (1): Canh chỉnh điểm nhị phân Dấu kết quả: Xe>Ye nên phần mũ kết = Xe = 10001010 = 13810 Xe-Ye = 10001010 – 01111110 = 00001100 = 1210 Dịch phải Ym 1210 vị trí để tạo thành Ym x 2Ye-Xe = Ym x 2-12 = 0.00000000000110000000000 (2) Cộng hai phần định trị: Xm + Ym x 2-12 = 1.00100101001001000000000 + 0.00000000000110000000000 = 1.00100101001111000000000 (3) Đã chuẩn hoá chưa? Rồi (4) Tràn? Không Dưới ngưỡng? Không (5) Kết 0? Không Vậy kết 10001010 00100101001111000000000 Tương ứng với số thập phân 1.00100101001111000000000 x 2138-127 = 1.00100101001111000000000 x 211= 100100101001 111000000000 = 2345.87510 A.3 Phép cộng hai số thực trái dấu A.3.1 Giải thuật Giả sử hai toán hạng dạng IEEE 754, thực phép trừ dấu chấm động: Kết = X - Y = (Xm x 2Xe) - (Ym x 2Ye) theo bước sau: B1: Canh chỉnh điểm nhị phân: • Số mũ kết quả: số lớn Xe Ye • Tính: Xe-Ye Ye-Xe • Nếu Ye>Xe: dịch phải Xm để tạo thành Xm x 2Xe-Ye • Nếu Xe>Ye: dịch phải Ym để tạo thành Ym x 2Ye-Xe B2: Phụ lục • Dấu kết dấu số khơng bị dịch (số lớn) • Tính hiệu hai phần định trị Ym-Xm x 2Xe-Ye Xm - Ym x 2Ye-Xe 114 HVTH: Lý Hữu Tuấn Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hố FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Tr ần Văn Sư B3: Nếu kết chuẩn hóa tiếp đến bước 4, chưa thực q trình chuẩn hóa: Dịch trái kết giảm số mũ kết (vd: kết 0.001… ) hay Dịch phải kết tăng số mũ kết (vd: kết 10.1……) Tiếp tục bit ẩn B4: Kiểm tra phần số mũ kết quả: • Nếu lớn số mũ lớn cho phép trả lỗi tràn số mũ • Nếu nhỏ số mũ nhỏ cho phép trả lỗi số mũ B5: Nếu phần định trị kết 0, thiết lập phần số mũ để trả số A.3.2 Ví dụ Cộng hai số thực X Y biểu diễn dạng dấu chấm động sau: X = -2345.12510 biểu diễn 10001010 00100101001001000000000 Y= 0.75 10 biểu diễn 01111110 10000000000000000000000 (1): Canh chỉnh điểm nhị phân Xe>Ye nên phần mũ kết = Xe = 10001010 = 13810 Xe-Ye = 10001010 – 01111110 = 00001100 = 1210 Dịch phải Ym 1210 vị trí để tạo thành Ym x 2Ye-Xe = Ym x 2-12 = 0.00000000000110000000000 (2) Dấu kết dấu trừ Trừ hai phần định trị: Xm - Ym x 2-12 = 1.00100101001001000000000 - 0.00000000000110000000000 = 1.00100101000011000000000 (3) Đã chuẩn hố chưa? Rồi (4) Tràn? Khơng Dưới ngưỡng? Không (5) Kết 0? Không Vậy kết 10001010 00100101000011000000000 Tương ứng với số thập phân -1.00100101001111000000000 x 2138-127 = -1.00100101001111000000000 x 211= -100100101000 011000000000 = -2344.37510 Phụ lục 115 HVTH: Lý Hữu Tuấn Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hố FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Tr ần Văn Sư A.4 Phép nhân hai số thực Giải thuật Giả sử toán hạng dạng dấu chấm động, thực phép nhân: Kết = R = X * Y = (-1)Xs(Xm x 2Xe) * (-1)Ys(Ym x 2Ye) B1: Nếu hai toán hạng 0, trả kết 0, không thực bước B2: Tính dấu kết quả: Xs XOR Ys B3: Tính phần định trị kết • Nhân phần định trị: Xm*Ym (dùng phép dịch) • Làm trịn kết số bit cho phép phần định trị B4: Tính số mũ kết = Xe + Ye – 127 B5: Chuẩn hóa cần thiết B6: Kiểm tra số mũ kết xem có overflow/underflow A.5 Phép chia hai số thực Giải thuật Giả sử toán hạng dạng dấu chấm động, thực phép chia: Kết = R = X / Y = (-1)Xs(Xm x 2Xe) / (-1)Ys(Ym x 2Ye) B1: Nếu Y 0, trả kết “Infinity”, X Y 0, trả “NaN” B2: Tính dấu kết quả: Xs XOR Ys B3: Tính phần định trị kết • Phần định trị số bị chia mở rộng thành 48 bit cách thêm vào bit bên phải bit LSB • 48 bit số bị chia đem chia cho 24 bit Ym thương 24 bit B4: Tính số mũ kết = Xe - Ye + 127 B5: Chuẩn hóa cần thiết B6: Kiểm tra số mũ kết xem có overflow/underflow Phụ lục 116 HVTH: Lý Hữu Tuấn Tách sóng V-BLAST ứng dụng cho hệ thống vơ tuyến mã hố khơng gian-thời gian mơ hình hố FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Tr ần Văn Sư LÝ LỊCH TRÍCH NGANG Họ tên : LÝ HỮU TUẤN Ngày sinh : 18/01/1981 Lý lịch: Nguyên quán : Xã Duy Vinh, Huyện Duy Xuyên, Tỉnh Quảng Nam Tạm trú : Phòng 108, Chung cư 19/9A Lạc Long Quân, Phường Quận Tân Bình, Thành phố Hồ Chí Minh Dân tộc : Kinh Email : lyhuutuan@gmail.com Quá trình đào tạo: Đại học Chế độ học : Chính quy Nơi học : Trường Đại học Bách Khoa, Thành phố Hồ Chí Minh Ngành học : Điện tử-Viễn thông Thời gian học: Từ 5/9/1999 đến 30/4/2004 Cao học Chế độ học : Chính quy Nơi học : Trường Đại học Bách Khoa, Thành phố Hồ Chí Minh Ngành học : Kỹ thuật Điện tử Thời gian học: Từ 5/9/2005 đến Văn bằng: Kỹ sư Điện tử-Viễn thông, trường Đại học Bách Khoa, Tp HCM Anh ngữ : TOEIC 550 Chứng vi tính : Phần cứng PC, C++, Microsoft Office Kỹ : − Phần cứng mạng máy tính − Lập trình: C, C++, Matlab, Visual Basic , VHDL, Verilog − IC Design (Memory : SRAM, ROM) − Thành thạo software Hspice, Hsim Kinh nghiệm làm việc : − 01/2004 – 01/2006 : Silicon Design Solution Vietnam, Co − 04/2006 – : trường Đại Học Hoa Sen Lý lịch trích ngang 117 HVTH: Lý Hữu Tuấn ... thuật tách sóng đầu thu, BER hệ thống V- BLAST cải tiến đáng kể Hệ thống V- BLAST 19 HVTH: KS Lý Hữu Tuấn Tách sóng V- BLAST ứng dụng cho hệ thống v? ? tuyến mã hố khơng gian- thời gian mơ hình hố FPGAs. .. hiểu việc thiết kế mã khối khơng gian- thời gian trực giao, mã khối ghép kênh không gian ứng dụng hệ thống v? ? tuyến MIMO • Ngun cứu tách sóng V- BLAST ứng dụng hệ thống mã hóa khơng gian thời gian. .. thu Hệ thống V- BLAST 21 HVTH: KS Lý Hữu Tuấn Tách sóng V- BLAST ứng dụng cho hệ thống v? ? tuyến mã hố khơng gian- thời gian mơ hình hố FPGAs GVHD: PGS TS Lê Tiến Thường Th.S Tr ần V? ?n Sư Bộ thu VBLAST