RISC 32 bit thiết kế và layout

Mục Lục Trang TỔNG QUAN ĐỀ TÀI .4 1.1 Giới thiệu 1.2 Tổng quan tình hình nghiên cứu 1.3 Tổ chức nội dung đề tài 1.4 Ý nghĩa đề tài: Phần 1: Thiết kế Logic CHƯƠNG 1: CISC RISC .9 1.1 Bộ xử lý tập lệnh phức tạp(CISC): 1.2 Bộ xử lý tập lệnh phức tạp RISC 1.2.1 RISC? 1.2.2 Kỹ thuật đường ống (pipelining): 10 1.2.3 RISC ngược với CISC: 10 1.3 Xây dựng tập lệnh 13 CHƯƠNG 2: KIẾN TRÚC RISC 32-BIT 15 2.1 Kiến trúc RISC 32-bit 15 2.2 Đơn vị điều khiển 17 2.3 Bộ phận nạp lệnh 18 2.4 Tầng giải mã 20 2.5 Tầng thực thi 21 2.6 Tầng nhớ liệu 22 2.7 Kết 23 Phần 2: Thiết kế vật lý 24 CHƯƠNG 1: ASIC 25 1.1 Khái niệm ASIC .25 1.2 Các loại ASIC .25 1.2.1 ASIC đựơc đặc chế hoàn toàn (full-custom ASIC) 26 1.2.2 Các ASIC dựa cell chuẩn (CBIC): .26 1.2.3 Các ASIC dựa dải cổng ( Gate-array based ASIC): 28 1.2.4 Các chip logic lập trình được: 29 1.2.5 Dải cổng lập trình dạng trường (FPGA) 30 1.3 Luồng thiết kế ASIC .32 CHƯƠNG 2: CLOCK VÀ TIMING 38 2.1 Các khái niệm 38 2.2 Phân tích delay thiết kế 39 2.2.1 Ảnh hưởng mức delay 39 2.2.2 Mơ hình delay mức CMOS 40 2.2.3 Delay liên kết nối (Interconnect Delay) 41 2.4 Tính tốn trì hỗn RC theo mơ hình Elmore 43 2.2.5 Mơ hình trì hỗn cổng tuyến tính: .43 2.2.6 Tính tốn trì hỗn Magma 44 2.2.7 Tính tốn định thời đường dẫn 45 2.3 Phân tích định thời tĩnh (Static Timing Analysis) 46 2.3.1 Nguyên nhân phân tích đỊnh thời tĩnh .46 2.3.2 Các kiểu mô 47 2.3.3 Pre-layout post-layout STA 50 2.4 CLOCK 51 2.4.1 Kiến trúc hệ thống clock RISC: .51 2.4.2 Các kiểu phân bố clock toàn cục: 52 2.5 Ràng buộc chu kỳ clock nhỏ 56 2.5.1 Tính tốn chu kỳ nhỏ 56 2.5.2 Tính tốn ràng buộc trì hỗn lớn nhất(max-delay) 60 2.5.3 Tính tốn ràng buộc trì hỗn nhỏ (min-delay) 62 CHƯƠNG 3: BẢO TỒN TÍN HIỆU .64 3.1 Những nguyên tắc bảo tồn tín hiệu 64 3.1.1 Ảnh hưởng tần số 64 3.1.2 Sự khơng phối hợp trở kháng bảo tồn tín hiệu 65 3.2 Ảnh hưởng nhiễu xuyên âm (crosstalk noise) 66 3.2.1 Nhiễu delay (Noise Delay) 67 3.2.2 Nhiễu chức (functional noise) 68 3.3 Ảnh hưởng mật độ dòng điện dây dẫn 68 CHƯƠNG 4: PHÂN BỐ LƯỚI NGUỒN VÀ HỆ THỐNG I/O 70 4.1 Phân phối nguồn chip: 70 4.2 Sự rơi điện áp IR nhiễu Ldi/ dt: .71 4.3 Bộ lọc nguồn cung cấp: 72 4.4 Hệ thống Input/Output 73 4.2.1.Các mạch I/O pad bản: 73 4.2.2 Chèn diode buffer ngõ ra/ngõ vào .76 CHƯƠNG 5: THIẾT KẾ VẬT LÝ VỚI CÔNG CỤ MAGMA .77 5.1 Giới thiệu công cụ Magma .77 5.1.1 Thuận lợi công cụ thiết kế dùng Magma 77 5.1.2 Giải pháp Magma 77 5.2 Luồng thiết kế Magma: 78 5.2.1 Fix rtl: .81 5.2.2 Fix netlist: 81 5.2.3 Fix time: 81 5.2.4 Floorplaning .81 5.2.5 Fix cell .82 5.2.6 Fix clock 82 5.2.7 Fix wire 82 5.3 Thiết kế vật lý cho RISC 32-bit dùng công cụ Magma 83 5.3.1 Xây dựng library: .83 5.3.2 Xây dựng ràng buộc constraint 86 5.3.3 Thực tổng hợp (synthesis) 87 5.3.4 Phân tích định thời tĩnh (STA) 88 5.3.5 Phân tích report Magma 94 5.3.6 Phân chia hệ thống thành nhiều thành phần (System partitioning) 94 5.3.7 Lập sơ đồ tầng (floorplaning) 95 5.3.8 Tổng hợp clock 101 5.3.9 Thực routing 105 5.3.10 Kiểm tra qui luật thiết kế 106 5.3.11 Phân tích dịng giới hạn hệ thống lưới nguồn: 108 5.3.12 Phân tích IR-Drop 109 5.3.13 Phân tích cơng suất 111 CHƯƠNG 6: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN ĐỀ TÀI 115 6.1 Kết luận 115 6.2 Hướng phát triển đề tài .116 Tài liệu tham khảo: 118 Tổng quan đề tài TỔNG QUAN ĐỀ TÀI 1.1 Giới thiệu Hiện nay, thiết kế chế tạo vi mạch lĩnh vực phát triển nhanh chóng Q trình phát triển, lịch sử phát triển chứng minh lợi nhuận mang lại từ lĩnh vực Năm 1948, Bardeen Brattain (Bell Labs) đăng ký sáng chế “Three Electrode Circuit Element Utilizing Semiconductive Materials" đánh dấu đời transistor đầu tiên, gọi “point contact transistor” Năm 1951, William Shockley phát triển “junction transistor”, dạng transistor thực tế Năm 1958, Jack Kilby (Texas Instruments) đăng ký sáng chế "Miniaturized electronic circuits" xác nhận đời mạch tích hợp (tích hợp transistor, điện trở, tụ điện…) chia sẻ giải Nobel vật lý vào năm nhờ phát minh Năm 1962, công nghiệp bán dẫn vượt qua số tỷ USD Năm 1963, sáng chế “Low Stand-By Power Complementary Field Effect Circuitry" Frank Wanlass (Fairchild Semiconductor) đăng ký đánh dấu đời CMOS, sở số lượng IC khổng lồ ngày Năm 1965, Gordon Moore (Fairchild Semiconductor) viết mức độ phức tạp IC tăng gấp đơi sau năm điều trở thành định luật Moore tiếng ngày Năm 1970, DRAM 1Kbits với qui trình chế tạo PMOS, 8um, kích thước die khoảng 10mm2 xuất Năm 1971, UVEPROM phát minh Cũng vào năm này, Intel cho đời vi xử lý 4-bit 4004 Năm 1974, Intel phát triển 8008, vi xử lý 8-bit thương mại thành công họ 8008 thiết kế với qui trình NMOS, chứa 6000 transistor, tốc độ clock 2MHz kích thước die 20mm2 Năm 2000, Intel cho đời Pentium 4, với qui trình CMOS 0.18um, chứa 42 triệu transistor, tốc độ clock đến 1.5GHz kích thước die 224mm2 GVHD: Tống Văn On Trang 4 HVTH: Võ Minh Huân Tổng quan đề tài 1958: IC với Transistor & thiết bị khác Chip IC công nghệ Planar – Thiết bị nhớ bit chip Memory 2003: Pentium intel IV với 55 triệu transistor 1967: IC tạo với hỗ trợ máy tính 1971: Máy tính với vi xử lý - 2300 Transistor Hình 1.1: Sự phát triển độ phức tạp TST thiết kế Khi vấn đề tốc độ, diện tích chip ngày vấn đề nóng; tất ứng dụng ứng dụng di động, laptop, thiết bị cầm tay địi hỏi nhỏ gọn, tốn lượng ngày nhiều thách thức mạch tích hợp đẩy lên cao Tất nhà nghiên cứu chip cố gắng cân ba yếu tố cách hiệu Quá trình phát triển IC với độ phức tạp số lượng transistor ngày tăng, điều đòi hỏi người thiết kế phải nghiên cứu đưa công nghệ chế tạo tiên tiến phương pháp lập trình hiệu nhằm tiết kiệm số lượng cổng thiết kế với diện tích, tiêu tán cơng suất nhỏ nhất, tốc độ clock cao 1.2 Tổng quan tình hình nghiên cứu Thiết kế xử lý kiểu kiến trúc RISC (Reduced Instruction Set Computer) hình thành phát triển năm 80 Qua nhiều nghiên cứu hệ thống máy tính, người ta nhận thấy hầu hết khoảng 80% lệnh sử dụng Và đề án RISC từ IBM, Stanford UC-Berkeley IBM 801, Stanford MIPS, Berkeley RISC 2, tất thiết kế với mơ hình tương tự biết RISC ngày Về lĩnh vực vi mạch, nước ta chưa phát triển Đây lĩnh vực thuộc công GVHD: Tống Văn On Trang 5 HVTH: Võ Minh Huân Tổng quan đề tài nghệ cao mà chưa có trường đào tạo Thiếu nguồn nhân lực xảy nước ta tham gia WTO 1.3 Tổ chức nội dung đề tài Thiết kế RISC đề tài rộng Mục tiêu tìm hiểu ngun tắc hoạt động, xây dựng tập lệnh thiết kế phần lõi RISC 32-bit dùng ngôn ngữ phần cứng VHDL thực layout cho thiết kế dùng Magma tool từ công ty Signet Design Solutions Việt Nam Đây phần mềm nhiều công ty sử dụng Sigmatel, Motorola, Intel…với nhiều tính tối ưu timing, diện tích phân bố lưới nguồn Bố cục luận văn sau: Chương giới thiệu tổng quan đề tài Đề tài chia làm hai phần: Thiết kế logic thiết kế vật lý Thiết kế logic (thiết kế Front-End) Chương 1: Tìm hiểu khác CISC RISC, với ưu điểm RISC Từ xây dựng tập lệnh cho RISC Chương 2: Mô tả kiến trúc vật lý RISC, với tập lệnh cho RISC xây dựng Từ viết chương trình dùng VHDL mô tả xử lý RISC 32-bit thực cộng hai số 8-bit để làm thí dụ Cùng với hỗ trợ MaxPlusII Altera, đề tài mô kiểm tra hoạt động định thời MaxPlusII Thiết kế vật lý (Thiết kế Back-end) Đây thiết kế vật lý (physical design) Kết cuối physical design phải GDSII Đây file mô tả hình dạng lớp layout để nhà máy chip dùng làm lớp mặt nạ (mask layer) Thiết kế vật lý bao gồm phần sau: Chương 1: Giới thiệu ASIC, loại ASIC luồng thiết kế ASIC Chương 2: Các vấn đề định thời ASIC, khái niệm phân tích định thời tĩnh (STA) Các mơ hình tính tốn trì hỗn thiết kế vật lý mơ hình Magma dùng để tính trì hỗn Chương 3: Các hệ thống phân phối nguồn Input/Ouput giao tiếp bên chip với gới bên ngồi đặc tính kỹ thuật GVHD: Tống Văn On Trang 6 HVTH: Võ Minh Huân Tổng quan đề tài Chương 4: Bảo tồn tín hiệu thiết kế layout Chương 5: Kết thực layout Magma phân tích Chương 6: Kết luận giá trị thiết kế kỹ thuật cho RISC hướng phát triển đề tài 1.4 Ý nghĩa đề tài: Đề tài mở hướng lĩnh vực lập trình thiết tế ASIC, tìm hiểu xu cơng nghệ phát triển RISC 32-bit xem IP Core (Intellectual Property), bán cho nhà sản xuất chip GVHD: Tống Văn On Trang 7 HVTH: Võ Minh Huân Phần 1: Thiết kế logic Phần 1: Thiết kế Logic Chương 1: CISC RISC Chương 2: Kiến trúc RISC 32-bit GVHD: Tống Văn On Trang 8 HVTH: Võ Minh Huân Chương 1: CISC RISC : CHƯƠNG 1: CISC RISC 1.1 Bộ xử lý tập lệnh phức tạp(CISC): CISC (Complex instructions set computer) xử lý có tập lệnh phức tạp, hoạt động nhiều kiểu liệu, có nhiều chế độ địa Một máy tính với số lượng lớn lệnh thường gọi máy tính có tập lệnh phức tạp hay cịn gọi CISC Đặc điểm CISC: Có nhiều lệnh, khoảng từ 100 đến 200 lệnh Có nhiều lệnh thực chức đặc biệt sử dụng thường xuyên Có nhiều chế độ địa chỉ, điển hình từ đến 10 chế độ địa khác Định dạng lệnh có chiều dài thay đổi Có nhiều lệnh thực toán hạng nhớ 1.2 Bộ xử lý tập lệnh phức tạp RISC 1.2.1 RISC? RISC (Reduced Instruction Set Computer) loại kiến trúc vi xử lý, có tập lệnh rút gọn với số lệnh cấu trúc đơn giản so với CISC Trong năm 70 80, qua nhiều nghiên cứu hệ thống máy tính, người ta nhận thấy hầu hết khoảng 80% lệnh sử dụng Từ đó, đề án RISC đời biết ngày Các đặc trưng hầu hết máy tính RISC: Một chu lệnh Định dạng lệnh đơn giản, dễ giải mã có kích thước lệnh phải cố định Tập lệnh có lệnh Ít kiểu chế độ địa Truy xuất nhớ giới hạn, có load/store GVHD: Tống Văn On Trang 9 HVTH: Võ Minh Huân Chương 1: CISC RISC : Tất phép toán thực bên ghi Có số lớn ghi: để giảm giới hạn truy xuất nhớ Kỹ thuật đường ống Bộ vi xử lý RISC có hoạt động vi điều khiển khơng có nhiều lệnh, tốc độ xử lý nhanh 1.2.2 Kỹ thuật đường ống (pipelining): Kỹ thuật đường ống làm việc nào? Đây đặc trưng chuẩn vi xử lý RISC Nó hoạt động giống dây chuyền Bởi vi xử lý làm việc bước khác thị thời gian, nhiều thị thi hành khoảng thời gian ngắn Nguyên tắc đường ống RISC: Một đường ống vi xử lý RISC hoạt động dựa vào thay đổi năm trình sau: Chỉ thị thực thi từ nhớ Đọc ghi giải mã thị Thực thi thị tính tốn địa Truy cập tốn hạng nhớ liệu Ghi kết vào ghi Chúng ta thấy chiều dài đường ống phụ thuộc vào chiều dài bước dài Trong thị CISC thay đổi chiều dài, thị RISC có chiều dài thực thi hoạt động đơn giản Một cách lý tưởng, trạng thái đường ống vi xử lý RISC tốn chu kỳ xử lý hoàn thành thị chu kỳ clock trung bình chu kỳ cho thị 1.2.3 RISC ngược với CISC: Cách đơn giản để kiểm tra thuận lợi bất lợi kiến trúc RISC so sánh với kiến trúc trước kiến trúc CISC GVHD: Tống Văn On Trang 1010 HVTH: Võ Minh Huân Chương 5: Thiết kế vật lý với công cụ Magma quan trọng bới dây nguồn đất bên hay hai bên dây tín hiệu để loại bỏ tụ coupling Điều làm tiêu tốn diện tích, loại bỏ tụ coupling Dây dẫn clock thường bảo vệ (sheilding) chuyển mạch dây dẫn lân cận không ảnh hưởng tới delay dây clock, tạo clock skew cách tăng chiều rộng dây để giảm điện trở dây dẫn clock, từ giảm trì hỗn dây dẫn Một cách khác để bảo vệ đảm bảo dây tín hiệu chuyển mạch điểm thời gian khác Ví dụ, cho bus A chuyển mạch cạnh lên, bus B chuyển mạch cạnh xuống clock Hình 5.8: Sheilding tăng chiều rộng dây để bảo vệ tín hiệu clock GVHD: Tống Văn On Trang 104 HVTH: Võ Minh Huân Chương 5: Thiết kế vật lý với công cụ Magma 5.3.9 Thực routing Magma thực kết nối tín hiệu, clock power chưa hồn tất dể hồn thành q trình thiết kế vật lý Routing thực theo thuật toán chiều dài nhỏ để đạt chiều dài liên kết nối nhỏ Hình 5.9 : Hình ảnh routing RISC thực layout Kết layout cho ta nhìn hồn thiện thiết kế ASIC Sau kết tổng hợp hoàn thành thiết kế vật lý Model: /work/TOP_RISC/TOP_RISC Cell Statistics Inverter cells: Buffer cells: Boolean cells: FlipFlop cells: Standard cell total: Hard Macros: Pad cells: Total cells: GVHD: Tống Văn On - count 133 22 605 74 834 1289 2125 Trang 105 - area - 0.015mm2 0.126mm2 1.654mm2 1.796mm2 HVTH: Võ Minh Huân Chương 5: Thiết kế vật lý với công cụ Magma Model Information Model width, height: 1.800 mm x 1.800 mm = 3.240 mm2 Aspect ratio (w/h) : 1.00 Buckets : 217 x 244 = 52948 (height = cellrow) Total utilization : 55.4 % Kết cuối thực layout làm tăng số cell từ 2073 cell lúc floorplan lên 2125 cell Các cell chèn vào trình fix cell để kiến trúc lại mạch logic tối ưu mạch logic để thỏa mãn ràng buộc timing, chèn buffer xây dựng clock Bây thực thi layout chip hoàn tất, tiếp tục tới bước kiểm tra (verification) Đây nhiệm vụ không nhỏ quan trọng Có nhiều lỗi q trình thiết kế IC, việc sửa lỗi tốn chi phí Khơng sửa chữa xe, truy cập linh kiện để thay chỉnh sửa dễ dàng nhanh chóng, việc sửa lỗi IC vài tháng Và kế hoạch yêu cầu để đạt kết cao 5.3.10 Kiểm tra qui luật thiết kế DRC (Design Rule Check) DRC bước kiểm tra qui luật thiết kế, kiểm tra tất lớp polygon layer từ liệu layout để thỏa mãn tất qui luật sản xuất Các qui luật định nghĩa giới hạn thiết kế mà sản xuất Sự thỏa mãn yêu cầu việc sản xuất tập qui luật thiết kế nhỏ kiểm tra sửa chữa Layout khác với sơ đồ mạch (Layout versus schematic) LVS kiểm tra thiết kế kết nối sơ đồ mạch chưa Sơ đồ mạch mạch điện layout kiểm tra lại sơ đồ mạch Các bước sau kiểm tra: Các kết nối điện tất tín hiệu, bao gồm ngõ vào, ngõ ra, tín hiệu nguồn tương ứng tới thiết bị Kích cỡ thiết bị: chiều rộng chiều dài transistor, kích cỡ tụ điện trở GVHD: Tống Văn On Trang 106 HVTH: Võ Minh Huân Chương 5: Thiết kế vật lý với công cụ Magma Xác định thành phần thêm tín hiệu mà khơng có sơ đồ mạch, node bị để khơng (floating) ví dụ Kiểm tra qui luật điện (ERC) ERC thường tùy chọn dùng bước kiểm tra độc lập Bởi nhiều vấn đề xỷ lý LVS ERC trở nên không cần thiết Các qui luật điện thường giới hạn kết nối, ví dụ như: ¾ Khơng kết nối, kết nối phần ¾ Các transistor khơng hoạt động ¾ Các lode bị thả ¾ Ngắn mạch ¾ Các antenna Như phần kiểm tra LVS, ERC thường thực nhanh nhanh chóng sửa lỗi ngắn mạch VDD với VSS Report sau kết kiểm tra lỗi LVS/DRC Magma MSG-10 While running 'check route drc /work/TOP_RISC/TOP_RISC': POST-217 Detected maximum-width violations (polygonbased analysis) POST-219 Detected wires (0 regular, preroute) with min-width violation POST-119 Detected wires (0 regular, preroute) with off-grid violation POST-986 detected a total of 2924 non-trivial fat geometries POST-74 Detected regular and diagonal notches POST-364 Only Insufficient Via Overhang Rules explicitly defined on each layer will be used To see the rules being used, use "check route via_overhang -verbose" POST-359 Skipping via overhang checks because there are no non-trivial via overhang rules POST-342 Detected via-to-via violations (out of vias total) POST-343 there are non-linear violations POST-344 there are non-touching violations POST-225 Detected via-reliability violation(s) POST-350 Detected isolated via violations on vias POST-921 detected short-edge sequences (0 notches) POST-25 Detected diagonal width violations GVHD: Tống Văn On Trang 107 HVTH: Võ Minh Huân Chương 5: Thiết kế vật lý với công cụ Magma POST-62 detected pins) POST-221 Detected POST-9 Detected nets) POST-1 Detected nets) POST-253 Detected a POST-329 Detected POST-75 Detected POST-986 detected a geometries POST-803 Detected POST-805 #short #interlayer_spacing POST-804 Detected violations: POST-805 #short #interlayer_spacing island-rule violations (0 at model hole violations power/ground nets with opens (out of regular nets with opens (out of 997 total of multiport violations max length violations dogbone violations total of 2924 non-trivial fat different-net preroute violations: = 0, #spacing = 0, = different-net non-preroute = 0, #spacing = 0, = POST-121 -POST-121 Summary of short and spacing violations: POST-121 statistics on shorts and spacing violations: POST-121 POST-121 * different-net POST-121 * short and spacing violation POST-121 * involving at least one regular wire or via POST-121 -POST-126 no violation is reported Thiết kế khơng cịn LVS hay DRC 5.3.11 Phân tích dịng giới hạn hệ thống lưới nguồn: Sự di trú điện tích xảy mật độ dịng (dịng điện qua phần diện tích cắt ngang) hệ thống lưới nguồn cao (xem mục 3.3) Các ảnh hưởng EM dựa dòng DC Sự di chuyển gây lỗi chức dẫn tới hở mạch ngắn mạch tới dây lân cận Các lưới nguồn phải thỏa mãn chiều rộng số lượng cặp (VDD, VSS) GVHD: Tống Văn On Trang 108 HVTH: Võ Minh Huân Chương 5: Thiết kế vật lý với công cụ Magma hợp lý thỏa giới hạn qui luật mật độ dòng dây dẫn RISC thiết kế nhỏ, mật độ dòng qua dây dẫn nhỏ Hơn nữa, lưới nguồn dày đặc phân phối toàn chip, dễ dàng thỏa mãn qui luật nhà làm thư viện Chỉ số 100% có nghĩa giới hạn thỏa mãn hoàn toàn Màu xanh màu vàng khơng bị lỗi giới hạn dịng EM Hình 5.10: Mật độ dịng giới hạn thỏa mãn RISC 5.3.12 Phân tích IR-Drop Cơng cụ Blast Rail Magma cung cấp phân tích xác rơi áp dây dẫn Sự rơi áp tạo dòng chảy qua dây nguồn đất với điện trở R liên quan tới mạng dây để phân phối điện áp cung cấp nguồn đất từ I/O để cung cấp nguồn cho cell hoạt động Các thiết bị với công nghệ cao (deep submicro) làm ảnh hưởng nghiêm trọng tới rơi IR điện trở tăng theo hàm việc giảm chiều rộng dây IRDrop gây ảnh hưởng sau: ¾ Delay từ input tới output qua cổng logic tăng khơng tuyến tính có rơi áp nguồn cung cấp tới cổng, điều gây lỗi timing ¾ Sự rơi áp, làm cổng hoạt động mức nguồn thông thường, làm GVHD: Tống Văn On Trang 109 HVTH: Võ Minh Huân Chương 5: Thiết kế vật lý với công cụ Magma tăng delay liên kết nối ¾ Sự rơi áp tác động tới điện áp ngưỡng chuyển mạch cổng, làm cổng dễ bị lỗi chức có tác động nhiễu ¾ Các tín hiệu bị động (victim net) điều khiển cổng logic hoạt động mức nguồn trở nên dễ bị lỗi xung nhiễu từ tín hiệu chủ động (agreessor net) tác động vào (bảo tồn tín hiệu mục 3.2.2) R I I V Hình 5.11: Điện áp rơi dựa vào dịng I chạy qua điện trở R Dùng chương trình IR-Drop.tcl Magma để phân tích rơi áp Để xem kết phân tích dùng report rail analysis vdrop /work/TOP_RISC/TOP_RISC # /work/TOP_RISC/TOP_RISC \ # -file report_baocao/irdrop.rpt # Date: Fri Jun 15 08:26:14 2007 # Version: mantle version 2005.03.142-linux24_x86 IR-drop on net: /work/TOP_RISC/TOP_RISC/net:VDD (900.000 mV) % of nodes No of nodes vdrop range max vdrop range -0.4 124 3.295 mV 3.661 mV 0.0 2.929 mV 3.295 mV 0.0 2.563 mV 2.929 mV 0.4 124 2.197 mV 2.563 mV 0.0 15 1.830 mV 2.197 mV 1.6 475 1.464 mV 1.830 mV 5.4 1630 1.098 mV 1.464 mV 25.0 7520 732.190 uV 1.098 mV 37.4 11256 366.095 uV 732.190 uV 29.6 8909 0V 366.095 uV IR-drop on net: /work/TOP_RISC/TOP_RISC/net:VSS (0 V) % of nodes No of nodes vdrop range max vdrop range -0.0 2.630 mV 2.923 mV GVHD: Tống Văn On Trang 110 HVTH: Võ Minh Huân Chương 5: Thiết kế vật lý với công cụ Magma 0.0 0.0 0.0 0.0 1.2 3.0 19.1 21.7 54.9 2.338 mV 2.630 mV 2.046 mV 2.338 mV 1.754 mV 2.046 mV 1.461 mV 1.754 mV 502 1.169 mV 1.461 mV 1209 876.769 uV 1.169 mV 7663 584.513 uV 876.769 uV 8740 292.256 uV 584.513 uV 22077 0V 292.256 uV Hình 5.12: Rơi áp VDD/VSS phân tích điện áp Trên report layout, ta phân tích rơi điện áp chip Điện áp rơi IRDrop ảnh hưởng điện trở rail, cell, ram, rom Với rơi áp lớn nguồn cung cấp VDD 3.661 mV VSS 2.923 mV 5.3.13 Phân tích cơng suất Phân tích cơng suất xác định tiêu thụ cơng suất q trình hoạt động Phân tích cơng suất tính tốn nguồn tiêu thụ cơng suất cell Phân tích tiêu tán cơng suất giảm thời gian thiết kế, giảm kích cỡ die nâng cao trình sản xuất GVHD: Tống Văn On Trang 111 HVTH: Võ Minh Huân Chương 5: Thiết kế vật lý với công cụ Magma Công cụ Blast Power cung cấp cách phân tích hiệu xác để mơ hình hóa ảnh hưởng mạng RC tải ngõ (fanout) tiêu tán cơng suất Hình 5.13: Mơ hình hóa cell Magma tính tốn tải cơng suất tiêu thụ Magma phân tích tính tốn cơng suất cách nào? Hình 5.14 mơ tả mạch mơ hình tụ tải Cload ngõ cell cạnh xung với ngõ vào Cell cổng inverter với PMOS NMOS Hình 5.14 Phân tích dịng chuyển mạch qua Inverter Công suất tiêu thụ cell tính P=I.U GVHD: Tống Văn On Trang 112 HVTH: Võ Minh Huân Chương 5: Thiết kế vật lý với cơng cụ Magma Hình 5.15 Magma tính cơng suất tiêu thụ cell Có hai thành phần cơng suất ¾ Cơng suất chuyển mạch (dynamic power): Với dịng chuyển mạch (dynamic current) transistor ON ¾ Cơng suất tĩnh với dòng rò (leagkage current) transistor OFF Dòng chuyển mạch (Dynamic current): Khi có chuyển tiếp ngõ vào từ tới từ tới 0, dòng chạy từ nguồn cung cấp VDD tới VSS (hình 5.14) Dịng tổng bao gồm thành phần: ™ Dòng tải bên (internal current): Dòng nạp xả qua tụ ký sinh bên cell (internal capaccitance) hình 5.13 ™ Dịng tải bên ngồi (switch CAP current): dịng chạy từ VDD qua PMOS tới Cload (hình 5.14) cho kiện ngõ vào cạnh xuống (falling event) từ điện dung Cload qua NMOS tới đất cho cạnh lên (rising event) ™ Dòng ngắn mạch (short-circuit current): chạy qua PMOS NMOS hai dẫn phần T1 T2 tích cực chưa vượt qua ngưỡng chuyển mạch Trong điều kiện hoạt động bình thường, dịng tải bên ngồi đóng góp từ 70- GVHD: Tống Văn On Trang 113 HVTH: Võ Minh Huân Chương 5: Thiết kế vật lý với cơng cụ Magma 90% tổng dịng nạp P switching = I D,avg V DD =C L V2DD f avg = α 0→1 C load V2DD f Với f: tần số hoạt động clock Trong RISC, f=400Mhz Cload : tải ngõ cell cell α 0→1 : hệ số chuyển mức từ lên từ xuống 0, giá trị trung bình cho tất loại cổng 0.1 Hai thành phần lại chiếm từ 10-30% dòng qua cell Để đạt giá trị cơng suất xác, cơng cụ phân tích power cần tính tốn tất ba nguồn dòng Dòng tĩnh static (leakage current Static current) Về nguyên tắc có phần PMOS NMOS dẫn lúc khơng có dịng chảy từ nguồn tới đất (Ground) Tuy nhiên số lượng nhỏ dòng rò rỉ (leakage current) qua phần khơng dẫn Khi cơng nghệ xuống, dịng rị trở nên liên quan đáng kể Nó đóng góp vào tiêu tán cơng suất chip phụ thuộc vào theo hàm mũ tăng nhiệt độ giảm điện áp ngưỡng Vgs −VT I ds = Ids0 e nvT −Vds ⎡ ⎤ v ⎢1 − e T ⎥ ⎣⎢ ⎦⎥ Với VT điện áp nhiệt =kT/q, vT điện áp ngưỡng, Ids0 hệ số dịng Ngồi dịng rị này, dịng phân cực ngược diode dạng dịng tĩnh (static current) Kết phân tích Magma cộng tất công suất tiêu thụ cell report power analysis cell model leakage - (H) TOP_RISC internal - swcap - 73.9 uW 385.1 mW total - 9.4 mW 394.6 mW Với tổng công suất tiêu thụ Ptotal = P leakage + P internal + P swcap P total = 73.9uW + 385.1 mW + 9.4 mW =394.6 mW GVHD: Tống Văn On Trang 114 HVTH: Võ Minh Huân Chương 6: Kết luận hướng phát triển đề tài CHƯƠNG 6: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN ĐỀ TÀI 6.1 Kết luận Trong luận văn này, tác giả trình bày đặc điểm xử lý RISC, với ưu CISC Đồng thời, tác giả mô tả kiến trúc tổng quan thiết kế phận xử lý RISC 32-bit Thực mơ chức với chương trình cộng hai số 8-bit làm thí dụ dùng cơng cụ MaxplusII Altera Tìm hiểu phân tích luồng thiết kế ASIC ứng dụng thiết kế VLSI ngày nay, với đặc điểm luồng thiết kế kinh nghiệm thiết kế ASIC Diện tích chip, tốc độ clock vấn đề quan tâm hàng đầu người thiết kế vật lý Bằng cách phân tích định thời chuẩn (STA), tác giả đưa cách tính tốn chu kỳ clock nhỏ nhất, giới hạn trì hỗn min/max đường dẫn cho RISC để thỏa mãn ràng buộc định thời chip Khi độ phức tạp thiết kế IC cao, yếu tố tác động lên tín hiệu vấn đề quan tâm hàng đầu nhiễu, điện trở dây, bảo tồn tín hiệu, ảnh hưởng coupling,… Cùng với vấn đề vấn đề công suất Sự tiêu thụ công suất quan tâm thiết kế ASIC, đòi hỏi thiết bị lưu trữ phải có thời gian sống lâu để cung cấp lượng cho thiết bị di động, laptop, PDA, Tác giả phân tích thành phần tiêu thụ công suất chip, vấn đề thiết kế lưới nguồn kiểm tra khả lưới nguồn cung cấp đủ áp cho cell hoạt động cách phân tích IRDrop, phân tích EM Bên cạnh đó, hệ thống I/O giao tiếp bên ngồi chip có tác động lớn tới nạp xả dịng điện tĩnh Dựa sở lý thuyết, việc chèn buffer/diode giải vấn đề Kèm theo đĩa tập tin video (RISC.mpeg), mô tả layout RISC mà tác giả chụp từ thiết kế vật lý Magma GVHD: Tống Văn On Trang 115 HVTH: Võ Minh Huân Chương 6: Kết luận hướng phát triển đề tài Thực thiết kế layout cho RISC với kết quả: Thông số kỹ thuật Kết Thơng số kỹ thuật Diện tích chip 1.8X1.8 = 3.24 mm2 Diện tích hiệu dụng 55.4% Tổng số cell 2125 cell: gồm 834 78I/O: Hệ thống I/O cell, 2macro, 1289 Kết 2input,76output pad cell Công suất tiêu thụ 394.6mW Nguồn cung cấp 0.9V/0V VDD/VSS IRDrop lớn 3.661mV/2.9.23mV Chu kỳ clock 400Mhz VDD/VSS Setup margin (jitter) 150ps Setup margin 50ps (skew) Hold margin (jitter) 100ps Setup slack 4ps Hold slack 22ps Max skew 100ps Max delay 1904ps Min delay 125ps 6.2 Hướng phát triển đề tài Trong luận văn này, tác giả tập trung thiết kế cho RISC với cộng hai số 8-bit làm thí dụ Đây chương trình để dễ thực mô Hơn nữa, giới hạn thời gian, tác giả chưa viết chương trình ứng dụng lớn để thực ứng dụng cụ thể thực tế Chương trình VHDL viết cho RISC 32-bit kiểm tra dạng chức sóng ngõ dùng phần mềm MaxplusII Công cụ chủ yếu thực thiết kế FPGA, không hỗ trợ thiết kế ASIC Vì vậy, khơng thể kiểm tra mơ trì hỗn mức cổng, kiểm tra định thời mức cổng Tác giả chưa xây dựng testbench để mơ phỏng, từ khẳng định thêm xác thiết kế Đây giai đoạn bổ sung thêm để kiểm tra lỗi trình thiết kế Đây thật khơng cần thiết RISC 32-bit, mơ waveform xác để đảm bảo an toàn cho thiết kế Thiết kế không tâm vào tiêu thụ công suất cho RISC 32-bit Đây vấn GVHD: Tống Văn On Trang 116 HVTH: Võ Minh Huân Chương 6: Kết luận hướng phát triển đề tài đề lớn cần thêm nhiều thời gian để hồn thành Vì vấn đề cơng suất tiêu thụ cho thiết bị vấn đề ngày cấp thiết quan trọng GVHD: Tống Văn On Trang 117 HVTH: Võ Minh Huân Tài liệu tham khảo Tài liệu tham khảo: [1] Arvind narayanan, Magma Design , March 12,2007, Total power optimizztion in RTL-to-GDSII implementation flow [2] Brown, Richard " A microprocessor Design Project in an Introductory VLSI Course ", IEEE trnsactions on education, VOl 43, No.3, August 2000 [3] CMOS VLSI Design: A Circuit and Systems perspective Third Edition, ISBN 7-111-15917-9 [4] Dennis Sylvvester, University of Michigan, Future Performance Challenges in Nanometer Design [5] Hsinwei Chou, Master of Science, University of Wisconsin-Madion, Simulaneous Delay, Yeild, and Total Power Optimization in Deep-submicron CMOS Technology using Gate-Sizing [6] Neil H.E Weste and David Harris, “CMOS VLSI Design: A Circuits and System Perspective”, Third Edition, ISBN 0-321-14901-7 [7] University of Michigan, VLSI Design http://www.eecs.umich.edu [8] Tống Văn On, "Giáo trình cấu trúc máy tính", nhà xuất giáo dục năm 2000 [9] Tống Văn On "ASIC lập trình ", nhà xuất giáo dục [10] http://spectra.eng.hawaii.edu/~msmith/ASICs/HTML/ASICs.htm [11] http://www.altera.com [12] http://www.magma-da.com GVHD: Tống Văn On Trang 118 HVTH: Võ Minh Huân ... netlist Phân chia thiết kế: Chia thiết kế thành thiết kế nhỏ Mỗi thiết kế thiết kế cách độc lập Điều làm giảm phức tạp chương trình lớn dễ dàng thiết kế chip lớn Mô tiền layout (Prelayout simulation)... phần: Thiết kế logic thiết kế vật lý Thiết kế logic (thiết kế Front-End) Chương 1: Tìm hiểu khác CISC RISC, với ưu điểm RISC Từ xây dựng tập lệnh cho RISC Chương 2: Mô tả kiến trúc vật lý RISC, ... nội dung đề tài Thiết kế RISC đề tài rộng Mục tiêu tìm hiểu nguyên tắc hoạt động, xây dựng tập lệnh thiết kế phần lõi RISC 32- bit dùng ngôn ngữ phần cứng VHDL thực layout cho thiết kế dùng Magma