Nghiên cứu thiết kế khối tách sóng biên AM ED sử dụng công nghệ CMOS

BỘ GIÁO DỤC VÀO ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI - NGUYỄN VĂN LÂM NGHIÊN CỨU THIẾT KẾ KHỐI TÁCH SĨNG BIÊN AM (ED) SỬ DỤNG CƠNG NGHỆ CMOS LUẬN VĂN THẠC SỸ KHOA HỌC KỸ THUẬT TRUYỀN THÔNG i BỘ GIÁO DỤC VÀ ĐÀO TẠO Hà Nội - Năm 2014 TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI NGUYỄN VĂN LÂM NGHIÊN CỨU THIẾT KẾ KHỐI TÁCH SÓNG BIÊN AM (ED) SỬ DỤNG CÔNG NGHỆ CMOS Chuyên Nghành : Kỹ thuật truyền thông NGƯỜI HƯỚNG DẪN KHOA HỌC TS PHẠM NGUYỄN THANH LOAN Hà Nội - Năm 2014 ii LỜI CAM ĐOAN Tôi xin cam đoan đề tài nghiên cứu riêng Các số liệu, kết luận văn trung thực Tôi xin chịu trách nhiệm nội dung luận văn trước viện đào tạo sau đại học - Trường đại học bách khoa Hà Nội Người cam đoan Nguyễn văn Lâm iii Lời nói đầu Hiện nay, vi mạch điện tử giới ngày chiếm ưu Tuy nhiên, với thiết bị điện tử thu phát hay thiết bị truyền lượng khơng dây vi mạch tương tự phần thiếu Do vậy, khẳng định rằng, vi mạch số vi mạch tương tự tồn cách tương quan có cân thị phần Hầu hết thiết bị điện tử, vi mạch tương tự giữ vai trị thu tín hiệu, lọc nhiễu khuếch đại tín hiệu Tơi tập trung nghiên cứu khối tách sóng biên độ ED Quá trình thiết kế xây dựng kiến trúc cho IC đặt số vấn đề yêu cầu đầu vào, đầu IC Hiện nay, thiết bị cầm tay phát triển mạnh điện thoại di động, laptop sử dụng nguồn lượng chủ yếu pin, hiệu chúng thông thường đánh giá lượng tiêu thụ thiết bị Vì vậy, nghiên cứu thiết kế vi mạch gần đây, việc tối ưu lượng trọng mục tiêu thiết kế khối IC tách sóng biên độ Trong báo cáo luận văn này, tơi báo cáo q trình thiết kế IC tách sóng biên độ sử dụng transistor hoạt động chế độ bão hòa chế độ đảo ngược yếu Luận văn bao gồm ba chương:  Chương Lý thuyết chung Trong chương trình bày tổng quan tách sóng biên độ Những sở lý thuyết chung linh kiện điện tử tụ điện, điện trở, cuộn cảm, transistor, lý thuyết công nghệ CMOS, đặc biệt ảnh hưởng tín hiệu tần số cao tới đặc tính linh kiện trình bày chương Phần cuối trình bày sơ lược phần mềm Cadence sử dụng q trình phân tích thiết kế  Chương Phân tích khối tách sóng biên độ iv Chương trình bày phân tích yếu tố kỹ thuật bên IC tách sóng bản, phân tích mạch IC tách sóng biên độ, tính tốn tham số mạch tách sóng  Chương Thiết kế khối tách biên Chương trình bày chi tiết bước thiết kế khối tách sóng, sử dụng phần mềm mơ để thiết kế khối tách biên kết thu sau thiết kế Trong q trình thực đồ án, tơi nhận nhiều giúp đỡ từ thầy cô viện Điện tử - Viễn thông bè bạn viện, đặc biệt phải kể đến tận tâm, nhiệt tình TS Phạm Nguyễn Thanh Loan giáo viên trực tiếp chịu trách nhiệm hướng dẫn tơi nghiên cứu để hồn thành luận văn tốt nghiệp Tôi xin gửi lời cảm ơn chân thành tới TS Phạm Nguyễn Thanh Loan, thầy cô viện Điện tử - Viễn thơng tồn thể cá nhân, tập thể có giúp đỡ kịp thời ý kiến đóng góp quý báu góp phần hồn thành nhiệm vụ nghiên cứu mà luận văn đặt v MỤC LỤC LỜI CAM ĐOAN iii Lời nói đầu iv Chương 1: Lý thuyết chung 1.1 Tổng quan tách sóng biên độ 1.1.1 hái niệm 1.1.2 Tách sóng biên độ 1.1.3 Mạch tách sóng biên độ mạch ch nh lưu 1.2 Ứng dụng công nghệ CMOS thiết kế cao tần 1.2.1 Điện trở 1.2.2 Tụ điện 1.2.3 Cuộn cảm 10 1.2.4 Transistor MOSFET 11 1.3 Phần mềm mô 17 1.3.1Một số khái niệm Cadence IC 19 1.3.2 Thiết kế mạch nguyên lý 21 1.3.3 Biểu diễn Cell với Virtuaso Symbol Editing 21 1.3.4 Mô hoạt động mạch nguyên lý 21 1.3.5 Thiết kế sơ đồ bố trí lớp IC 21 1.3.6 Kiểm tra sơ đồ layout theo quy tắc nhà sản xuất 21 1.3.7 So sánh mạch nguyên lý với sơ đồ layout 22 Chương 2: Phân tích thiết kế tách biên 23 vi 2.1 Phân tích tách biên 23 2.2 Nguyên lý giải điều chế sóng AM trực tiếp 24 2.3 Sơ đồ mạch nguyên lý 29 2.4 Tính trở kháng vào trở kháng mạch 32 Chương 3: Thiết kế khối tách sóng biên độ 34 3.1 Sơ đồ, nguyên lý hoạt động mạch 34 3.2 Yêu cầu thiết kế 35 3.3 Thiết lập ban đầu 36 3.4 Xác định chế độ chiều 37 3.5 Xác định số finger hai transistor 40 3.6 Phối hợp trở kháng 42 3.7 Kết 48 3.8 Kết luận 52 vii Danh sách hình vẽ Hình 1.1: Sơ đồ mạch tách sóng biên độ ch nh lưu Hình 1.2: Đặc tuyến dịng điện mạch tách sóng biên độ Hình 1.3: Mơ hình tương đương điện trở tần số cao [1] Hình 1.4: Sự phụ thuộc điện trở vào tần số [1] Hình 1.5: Mơ hình tương đương tụ điện [1] 10 Hình 1.6: Đặc tính dung kháng theo tần số [1] 10 Hình 1.7: Mơ hình tương đương cuộn cảm [1] 11 Hình 1.8: Sự phụ thuộc cảm kháng vào tần số [1] 11 Hình 1.9: Cấu tạo transistor NMOS [1] 12 Hình 1.10: Đồ thị đặc tuyến hoạt động transistor NMOS [2] 13 Hình 1.11: Mơ hình NMOS VGS>0 14 Hình 1.12: Mơ hình tín hiệu nhỏ transistor mắc theo sơ đồ S chung [2] 16 Hình 1.13: Quy trình thiết kế IC 18 Hình 2.1: Kiến thức thu trực tiếp [6] 24 Hình 2.2: Bộ tách biên-giải điều chế sóng AM đơn giản 24 Hình 2.3: Đặc tuyến diode làm Silic Germanium 25 Hình 2.4: Tín hiệu giải điều chế OOK 25 Hình 2.5 Sơ đồ mạch thay diode 26 Hình 2.6 Mơ hình tín hiệu nhỏ M1, M2 27 Hình 2.7 sơ đồ biểu diễn tạp âm nguồn dòng 28 Hình 2.8: Sơ đồ mạch tách biên [5] 30 Hình 2.9: Mơ hình mạng hai cửa mạch tách biên 30 Hình 2.10: Mơ tình tín hiệu xoay chiều mạch ED 32 Hình 3.1: Sơ đồ mạch tách biên [5] 38 viii Hình 3.2: Đồ thị khảo sát Gmax theo Vbias Vdc 38 Hình 3.3: Đồ thị nhiễu theo Vbias Vdc 39 Hình 3.4: Sơ đồ minh họa transistor có W/L khác số finger 40 Hình 3.5: Đồ thị khảo quan hệ Gmax với n1 n2 41 Hình 3.6: đồ thị khảo sát quan hệ NFmin với n1 n2 41 Hình 3.7 : Đồ thị smith khảo sát Zin theo n1 43 Hình 3.8: Đồ thị smith khảo sát Zin theo n11 43 Hình 3.9: Đồ thị khảo sát S11 theo C1 44 Hình 3.10: Đồ thị smith khảo sát Zout theo n2 45 Hình 3.11: Đồ thị Smith khảo sát S22 theo C2 46 Hình 3.12: Sơ đồ mạch mắc thêm cuộn cảm L22 46 Hình 3.13: Đồ thị khảo sát S11 theo L22 47 Hình 3.14: Đồ thị S22 theo L22 47 Hình 3.15: Đồ thị biểu diễn chọn lọc tần số 50 Hình 3.16: Đồ thị dạng tín hiệu 51 ix Danh sách bảng biểu Bảng 3.1: Bảng yêu cầu thiết kế 35 Bảng 3.2 : Các thiết lập ban đầu 36 Bảng 3.4: Các tham số sau vào sau tối ưu 48 Bảng 3.5: Giá trị điện áp, dòng điện transistor tối ưu………………………….51 Bảng 3.6: Bảng so sánh tham số………….……………………………………… 52 x Hình 3.3 Đồ thị nhiễu theo Vbias Vdc Tiến hành mô chiều với giá trị Vdc Vbias xác định trên, nhận thấy cặp giá trị : Vbias = 0.3V Vdc = 0.38 V có chế độ phân cực gần với yêu cầu Các giá trị chiều đại lượng biểu diễn bảng 3.3 Bảng 3.3: Giá trị m t chiều transistor Tham số Gi trị Tham số Gi trị Vth1 397.129mV Vgs2 400mV Vgs1 363.732mV Vds2 6.24mV Vds1 1.19V Vout 6.24mV Vth2 397.95mV Id1 10.10uA 39 Từ bảng 3.3 cho thấy Vgs1< Vth1, M1 phân cực chế độ đảo ngược yếu, VDS2> VGS2 – Vth2 , M2 phân cực chế độ bão hòa Tuy nhiên thực tế, chế độ phân cực mạch phụ thuộc vào kích thước linh kiện, trở kháng vào mạch Do kết tốt xác định phối hợp trở kháng 3.5 X c định số finger hai transistor Để giảm hiệu ứng không mong muốn gây kênh rộng nhằm tiết kiệm diện tích, giảm tạp âm, giảm giá trị điện dung kí sinh, cấu trúc nhiều figner cấu trúc tối ưu transistor thường sử dụng để thiết kế mạch cao tần Hình 3.4 S đồ minh họa transistor có W/L kh c số finger Số finger transistor xác định thông qua đồ thị quan hệ Gmax với số finger M1 M2 tương ứng tham số n1 n2 40 Hình 3.5 Đồ thị khảo quan hệ Gmax v i n1 n2 Dựa vào đồ thị 3.5 ta thấy ứng với giá trị n2 khoảng từ 30÷50, n1 khoảng từ 1÷10 finger Gmax đạt xấp x dB Ngồi ta quan tâm tới ảnh hưởng số finger đến NFmin Hình 3.6 thể phụ thuộc hệ số tạp âm vào số finger hai transistor Hình Đồ thị khảo sát quan hệ NFmin v i n1 n2 41 Quan sát đồ thị ta thấy n2>30 finger n1 khoảng từ 1÷10 finger NF đạt giá trị nhỏ 3dB nhiên ta cần phải cân đối Gmax NF Ở ta chọn n2 =40 n1 =10 Kết tối ưu thực phối hợp trở kháng 3.6 Phối hợp trở kh ng Mục đích việc phối hợp trở kháng vào để hạn chế tối đa phản xạ tín hiệu cửa vào cửa ra, hệ số S11 S22 có giá trị bé Để đảm bảo tính thống nhất,ta phối hợp trở kháng với đầu vào đầu 50 ohm Tức trở kháng vào trở kháng sau phối hợp có phần thực 50 ohm ứng với đường trịn có bán kính (đường tròn R1 đồ thị Smith, phần ảo không (ứng với trục ngang đồ thị Smith lúc điểm phối hợp trở kháng giao điểm trục ngang đường tròn R1 tâm đồ thị Smith a Ph i hợp tr ầu vào Trong công nghiệp cao tần trở kháng khối chế tạo theo chuẩn 50 Ω (giá trị chuẩn hóa Do tơi chọn phối hợp với trở kháng với giá trị 50 Ω Tham số thể trạng thái phối hợp trở kháng S11(năng lượng phản xạ đầu vào) Mạch gọi phối hợp trở kháng đầu vào S11= (trở kháng đầu vào mạch + j*0) Theo phân tích mục 2.3 ta có trở kháng vào mạch xác định công thức: Zin  r 1   2C2 L2    L1CGS   2   L  L1 CGS  r CGS    j 2 1   2CGS    2CGS2 r  1   2C2 L2    2CGS2 r C1  (3.3) Theo (3.3) ta thấy trở kháng vào mạch phụ thuộc vào L2, C2, phụ thuộc lớn vào L1, C1, số finger N1 Đầu tiên, khảo sát trở kháng vào Zin theo số finger N1 (hình 3.7): Trên đồ thị Smith, thấy đồ thị cắt đường tròn điểm ứng với giá trị n1 Như số finger N1 lựa chọn lại = 8, phù hợp với điều kiện mô phụ thuộc Gmax NFmin vào số finger transistor 42 Hình 3.7 Đồ thị smith khảo sát Zin theo n1 Khảo sát S11 theo giá trị tụ C1 cuộn cảm L1 xác định kích thước chiều dài Lc1 số vòng nl1 Đồ thị khảo sát phụ thuộc Zin vào giá trị cuộn cảm L1 có dạng hình 3.8 Hình 3.8 Đồ thị smith khảo sát Zin theo n11 43 Theo đồ thị hình 3.8 ta thấy đồ thị cắt đường trịn đơn vị vị trí số vịng cuộn cảm n11 2,5 vòng Tương ứng với giá trị L = 3.31884 nH Tiếp theo khảo sát Zin theo C1, kết hình 3.9: Hình 3.9: Đồ thị khảo sát S11 theo C1 Nhìn vào hình ta thấy đồ thị S11 bám sát theo vòng tròn đơn vị Như trở kháng vào Zin phối hợp trở kháng đầu vào 50Ω (điểm phối hợp nằm tâm đồ thị Smith), với chiều dài tụ điện Lc1= 14 (vòng) tương đương với giá trị C1=101.6995 fF b Ph i hợp tr ầu Theo phân tích mục 2.3 ta có trở kháng vào mạch xác định công thức: Z out  r 1   2C1L1    L2CGS   C1   L2   L1 C1  CGS  j 2 1   2CGS    2CGS2 r  1   2C2 L2    2CGS2 r 44     (3.4) Theo (3.4) ta thấy trở kháng vào mạch phụ thuộc vào L1, C1, phụ thuộc lớn vào C2, số finger N2 Đầu tiên, khảo sát trở kháng vào Zin theo số finger N1 (hình 3.10): Trên đồ thị Smith, thấy đồ thị cắt đường tròn điểm ứng với giá trị n2 40 Như số finger N2 lựa chọn = 40, phù hợp với điều kiện mô phụ thuộc Gmax NFmin vào số finger transistor Hình 3.10 Đồ thị smith khảo sát Zout theo n2 Khảo sát S22 theo giá trị tụ C2 xác định kích thước chiều dài Lc2 Đồ thị khảo sát phụ thuộc Zout vào giá trị cuộn cảm C2 có dạng hình 3.11 Từ đồ thị hình 3.11 ta thấy đồ thị Zout khơng bám sát theo vòng tròn đơn vị, mạch chưa phối hợp trở kháng Đồ thị cắt vòng tròn đơn vị Lc2= (vòng) tương ứng giá trị C2= 508.4975 fF Mặt khác đồ thị từ đồ thị ta thấy phần ảo mạch chưa phối hợp để phối hợp trở kháng yêu cầu ta phải bổ sung phần ảo cho mạch đầu 45 Hình 3.11 Đồ thị Smith khảo sát S22 theo C2 Trở kháng đầu mạch có phần ảo âm nên để thực phối hợp trở kháng ta phải lắp thêm cuộn cảm đầu mạch điện ta có sơ đồ mạch điện lắp thêm cuộn cảm L22 đầu mạch sau: Hình 3.12 S đồ mạch mắc thêm cu n cảm L22 46 Thực khảo sát ảnh hưởng L22 lên Zin ta thấy, thay đổi giá trị L22 theo hình 3.13 khảo sát lại trở kháng vào ta thấy L22 ảnh hưởng lên trở kháng đầu vào mạch Hình 3.13 Đồ thị khảo sát S11 theo L22 Hình 3.14 Đồ thị S22 theo L22 47 Tiến hành phối hợp trở kháng đầu ra, thực khảo sát phụ thuộc Zout vào L22 Đồ thị biểu diễn phụ thuộc Zout vào L22 thể hình 3.14 Theo hình 3.14 ta thấy đồ thị trở kháng bám sát đường tròn đơn vị trở kháng mạch phối hợp với giá trị L22= 1.65942 nH Như vậy, trở kháng vào phối hợp theo chuẩn 50Ω Các tham số linh kiện xác định 3.7 Kết C ầ Trong trình thiết kế tham số đầu vào cần tối ưu bao gồm: Các điện áp phân cực, kích thước linh kiện, chi tiết nêu bảng 3.4 Bảng 3.4: Các tham số sau vào sau tối ưu q â Tham số Giá trị tham số N1 N2 40 C1 101.6995 fF L1 3.31884 nH C2 508.4975 fF L22 1.65942 nH L2 5.80396 nH (W/L )1,2 1/130 ự Chế độ phân cực cho transistor định trực tiếp đến chức mạch (giải điều chế AM) Sau tối ưu Gmax, nhiễu phối hợp trở kháng lựa chọn điện áp phân cực bảng 3.3 Giá trị điện áp cực, điện áp ngưỡng, dòng điện qua transistor nêu bảng 3.5 Dựa vào bảng 3.5 48 thấy: M1 hoạt động chế độ đảo ngược yếu yêu cầu (VGS1 Vh2, VDS2> VGS2 – Vth2 Tuy nhiên, VDS2 không lớn làm cho dòng Id mà M2 cấp cho M1 nhỏ, ảnh hưởng tới khả đảm bảo mức tín hiệu đủ lớn mạch Bảng 3.5: Giá trị điện p, dịng điện transistor tối ưu Cơ Tham số Gi trị Tham số Gi trị Vth1 397.129mV Vgs2 500mV Vgs1 363.732mV Vds2 6.24mV Vds1 1.19V Vout 39mV Vth2 397.95mV Id 10.40uA ấ ụ, (G x) â ể NF Theo bảng 3.5 với điện áp nguồn 1.2V, dòng điện chạy qua hai transistor 9.142μA, cơng suất tiêu thụ toàn mạch là: Ptiêu thụ = U.I = 1.2*9.142*10-6 = 10.97*-6W 11μW Như công suất tiêu thụ lớn yêu cầu (10μW μW Hình 3.15 đồ thị khảo sát Gmax, trở kháng đầu vào S11 , trở kháng đầu S22 , hệ số tạp âm NF theo tần số Gmax biến đổi theo tần số, điều cho thấy mạch có khả chọn lọc tần số tốt Trở kháng đầu vào trở kháng đầu có chọn lọc theo tần số Tại tần số f = GHz giá trị trở kháng đầu vào S11 trở kháng đầu S22 đạt giá trị tốt, thể phối hợp trở kháng tốt Bên cạnh đó, hệ số tạp âm NF biến đổi theo tần số, tần số f = 5GHz hệ số tạp âm NF cầu đề 49 2,71dB đáp ứng yêu Hình 3.15 Đồ thị biểu diễn chọn lọc tần số Theo đồ thị hình 3.15 thấy Gmax đạt xấp x dB, S11=-16,9dB, S22= 32,1dB NF = 2,71 dB tần số f= 5GHz d D í Dạng tín hiệu biểu diễn hình 3.16 Tín hiệu vào xung số 200Kbps điều chế sóng mang biên độ 200mV, tần số GHz theo phương thức OOK Tín 50 hiệu xung vng tách từ biên độ tín hiệu vào với biên độ 182 mV Gần xung không bị m o, độ trễ sườn lên sườn xuống bé khoảng 2nS Hình 3.16 Đồ thị dạng tín hiệu Sau thực mô tối ưu tham số mạch có kết tối ưu phù hợp so với yêu cầu đặt ban đầu Các tham số mạch đạt sau tối ưu đáp ứng tốt yêu cầu đề ban đầu Mạch thiết kế đạt yêu cầu thiết kế yêu cầu giải điều chế tín hiệu Khắc phục tượng méo dạng tín hiệu sau điều chế 51 Bảng 3.6 Bảng so sánh tham số Tham số Y u cầu Kết M1 Chế độ đảo ngược yếu Chế độ đảo ngược yếu M2 Chế độ bão hòa Chế độ bão hòa Hệ số khuếch đại Gmax dB - 0.013 dB Hệ số tạp âm < dB 2.71 dB Rin 50 Ω 50 Ω Rout 50 Ω 50 Ω S11 < -15 dB - 16,9 dB S22 < -15 dB - 32,1 dB Fin GHz GHz Bit rate 200 Kbps 200 Kbps Vdd 1.2 V 1.2 V 3.8 Kết luận Như thiết kế mạch tách biên đảm bảo chức tách xung số từ tín hiệu điều chế OOK Hoàn thành phối hợp trở kháng cho mạch với hệ số phản xạ tín hiệu vào S11 bé (-18dB), hệ số phản xạ tín hiệu đạt mức yêu cầu (-30dB) Tối ưu nhiễu cho mạch mức nhỏ 3dB Hệ số khuếch đại mạch đạt sấp x 0dB mức chấp nhận Tuy nhiên, trường hợp lý tưởng mạch đạt hệ số khuếch đại khoảng dB Nguyên nhân dẫn tới hệ số khuếch đại chưa tốt điện trở ký sinh tụ C2 có giá trị lớn Bên cạnh nghiên cứu ch hoạt động với tín hiệu vào với dịng bit 200 kbit Do đó, thời gian nghiên cứu tiếp theo, cần phải nghiên cứu thiết kế cách mạch hoạt động với tín hiệu vào với tốc độ bit khác 52 Tài liệu tham khảo [1] Phạm Minh Hà, Kỹ thuật mạch điện tử, NXB Khoa học kỹ thuật, 2008 [2] Reinhold Ludwig and Pavel Bretchko , RF Circuits Design – Theory and Applications, Prentice Hall [3] Etienne Sicard and Sonia Delmas Bendhia, Basics of CMOS Cell Design, McGraw-Hill companies, New York 2007 [4] Nathan Pletcher and Jan M Rabaey, Ultra-Low Power Wake-Up Receivers for Wireless Sensor Networks,Electrical Engineering and Computer Sciences University of California at Berkeley, 2008 [5] Christopher Saint and Judy Saint,IC Layout Basic- A Practical Guide, McGraw Hill, 2001 [6] Nguyễn Công Anh, Phạm Văn Danh, Thiết kế đánh thức cho mạng cảm biến không dây, Đại học Bách Khoa Hà Nội, 2011 [7] Hoàng Vũ Thành Luân, Nguyễn văn Lý; Thiết kế IC RFID bang tần UHF tích hợp cảm biến nhiệt độ, ĐH Bách hoa Hà Nội, 2012 [8] Fikre Tsigabu Gebreyohannes, Design of an Ultra-Low Power Wake-Up Receiver in 130nm CMOS Technology, 2012 [9] http://CMOSedu.com/, 25/06/2013 53 ... tính tốn tham số mạch tách sóng  Chương Thiết kế khối tách biên Chương trình bày chi tiết bước thiết kế khối tách sóng, sử dụng phần mềm mơ để thiết kế khối tách biên kết thu sau thiết kế Trong... LÂM NGHIÊN CỨU THIẾT KẾ KHỐI TÁCH SÓNG BIÊN AM (ED) SỬ DỤNG CÔNG NGHỆ CMOS Chuyên Nghành : Kỹ thuật truyền thông NGƯỜI HƯỚNG DẪN KHOA HỌC TS PHẠM NGUYỄN THANH LOAN Hà Nội - Năm 2014 ii LỜI CAM... giới có nhiều công ty viện nghiên cứu cung cấp công cụ thiết kế Cadence, Synopsys, Magma Chúng sử dụng công cụ thiết kế Cadence 17 Hình 1.13: Quy trình thiết kế IC [6] Chu trình thiết kế IC thể hình