Thiết kế bộ điều chế giải điều chế qpsk trên fpga (tt)

HỌC VIỆN CƠNG NGHỆ BƯU CHÍNH VIỄN THƠNG - Nguyễn Vũ Quang THIẾT KẾ BỘ ĐIỀU CHẾ - GIẢI ĐIỀU CHẾ QPSK TRÊN FPGA Chuyên nghành: Kỹ thuật điện tử Mã số: 60.52.70 TÓM TẮT LUẬN VĂN THẠC SỸ HÀ NỘI – 2013 Luận văn hoàn thành tại: HỌC VIỆN CƠNG NGHỆ BƯU CHÍNH VIỄN THƠNG Người hướng dẫn khoa học: TS NGUYỄN NGỌC MINH Phản biện 1: PGS TS ĐÀO TUẤN Phản biện 2: TS LÊ CHÍ QUỲNH Luận văn bảo vệ trước Hội đồng chấm luận văn thạc sĩ Học viện Cơng nghệ Bưu Viễn thông Vào lúc: 11 15 ngày 11 tháng năm 2013 Có thể tìm hiểu luận văn tại: - Thư viện Học viện Cơng nghệ Bưu Viễn thơng MỞ ĐẦU Hiện nay, việc mềm hóa dạng điều chế, thực thiết kế vô tuyến cấu hình mềm phát triển mạnh, đem lại khả thích ứng cao tái sử dụng, cấu hình lại theo yêu cầu Trên giới xu hướng sử dụng phần mềm để định nghĩa phần cứng thực chíp trắng sử dụng rộng rãi, thiết bị đại sử dụng cơng nghệ thay dần cơng nghệ chíp chuyên dụng trước Việc mềm hóa phần cứng mang lại nhiều hiệu thiết thực Giảm thiểu độ rủi ro so với thiết kế hoàn toàn phần cứng Điều quan trọng thiết kế lần dùng lại, có phần mềm hỗ trợ mô trước thực phần cứng Đó lợi ích mà phương pháp thiết kế mang lại Một vấn đề quan trọng thiết bị thông tin vô tuyến dựa công nghệ xử lý tín hiệu số phương thức điều chế, giải điều chế tín hiệu với giải pháp, thuật toán thực Với ưu điểm vượt trội công nghệ FPGA ngôn ngữ mô tả phần cứng (VHDL), chọn đề tài luận văn là: “Thiết kế điều chế - giải điều chế QPSK FPGA” Mục đích nghiên cứu Mục đích đề tài nghiên cứu kỹ thuật điều chế giải điều chế tín hiệu, ứng dụng thuật tốn xử lý tín hiệu số thiết kế điều chế tín hiệu QPSK giải điều chế QPSK công nghệ chíp trắng lập trình (FPGA) sử dụng ngơn ngữ mô tả phần cứng (VHDL) Luận văn chia làm chương: Chương Tổng quan Trình bày tổng quan, ngắn gọn lý thuyết điều chế giải điều chế tín hiệu, loại điều chế Nghiên cứu kỹ thuật điều chế giải điều chế QPSK, kỹ thuật tổng hợp tần số trực tiếp DDS thuật toán CORDIC để thiết kế tổng hợp số trực tiếp DDS Chương Thiết kế thực điều chế giải điều chế QPSK FPGA Ứng dụng thuật toán Cordic thiết kế tổng hợp tần số trực tiếp DDS FPGA, thực thiết kế điều chế, giải điều chế QPSK FPGA, mô đun thiết kế lập trình ngơn ngữ mơ tả phần cứng VHDL Các kết thiết kế mô phần mềm ModelSim thử nghiệm phần cứng Chương Kết nhận xét Thực thi phần cứng so sánh kết thực tế với kết mô Chương - TỔNG QUAN 1.1 Lý thuyết điều chế giải điều chế tín hiệu 1.1.1 Các tín hiệu điều chế sóng mang vơ tuyến Một khối k bit từ chuỗi an  biểu diễn M = 2k trạng thái có tín hiệu băng gốc Các trạng thái tín hiệu băng gốc tín hiệu RF cịn biểu diễn dạng tổng quát dạng tín hiệu ui(t) si(t) tương ứng Các tín hiệu khơng thiết phải không thay đổi thời gian tồn bit Điều có nghĩa việc điều chế số đơn giản việc xử lý lựa chọn M = 2k tín hiệu băng gốc tín hiệu RF có gán tín hiệu náy cho khối k bit 1.1.2 Điều chế băng gốc Một tín hiệu NRZ (khơng trở 0) tín hiệu giữ giá trị không đổi khác suốt thời gian tồn bit (Tbit) Ngược lại tín hiệu RZ (trở 0), tín hiệu có giá trị khác phần Tbit, ví dụ Tbit/2 quay thời gian cịn lại Tín hiệu đơn cực lưỡng cực Nếu đơn cực, hai kí hiệu logic mơ tả điện áp hữu hạn (dương âm) trạng thái 0V Các tín hiệu lưỡng cực biểu diễn hai kí hiệu logic điện áp có chiều phân cực ngược 1.1.3 Mơ tả tín hiệu RF Biểu thức: s(t )  2Ebit / Tbit a(t ).cos[2 fct   (t )] biểu diễn tín hiệu RF hàm thực, Ebit lượng truyền bit Vì biểu thức Ebit / Tbit điện áp điện trở 1 Số hạng a(t) cho biết biên độ hàm thời gian, fc(t) tần số sóng mang hàm thời gian (t) pha tức thời Để đơn giản kí hiệu, biểu thức Ebit / Tbit a(t ) thường thay A(t) A a(t) số; s(t) cịn gọi tín hiệu thơng dải miễn bề rộng băng nhỏ so với tần số sóng mang fc Tín hiệu RF cịn mơ tả dạng thành phần I Q (cùng pha vng pha) Đó là: sI (t )  A(t ).cos[ (t )].cos(2 f ct ) sQ (t )  A(t ).sin[ (t )].[ sin(2 f ct )] (1.4) với s(t )  A(t ).cos[2 f ct   (t )]  sI (t )  sQ (t ) Việc mơ tả tín hiệu vơ tuyến chưa điều chế theo kiểu I Q làm cho việc nghiên cứu hoạt động điều chế dễ dàng Biên độ thành phần I/Q điều chế hàm thời gian kể A(t) = A = const hay a(t) = 1, nói cách khác kể tín hiệu RF có đường bao khơng đổi Chúng cịn xem tín hiệu RF điều chế biên độ hai băng biên với sóng mang bị nén Các tín hiệu dùng để điều chế hàm cos[ (t )]  sin[ (t )] 1.2 Các kỹ thuật điều chế, giải điều chế 1.2.1 ASK, BPSK, M-QAM, FSK 1.2.2 Tương quan khoảng cách tín hiệu 1.2.3 Giải điều chế kết hợp 1.3 Điều chế giải điều chế QPSK 1.3.1 Điều chế QPSK * Điều chế QPSK dựa DDS Điều chế PSK phương thức hiệu để truyền tín hiệu số Có thể nói PSK phương pháp điều chế triệt sóng mang, băng thơng tín hiệu PSK nhỏ Bộ tổ hợp tần số DDS cấu thành từ tích lũy pha mà đầu giá trị pha xác định, sau giá trị đưa đến chuyển đổi pha thành biên độ để tạo hàm Sine Cosine mong muốn * Điều chế QPSK Từ công thức chung miêu tả điều chế M-PSK: sm t   ES ES  2   2  g t cos m  1 cos2f ct   g t cos m  1 sin 2f ct  T T M  M  ta thấy QPSK trường hợp riêng điều chế M-PSK với M = minh họa Hình 1.4 Bộ lọc RRC g(t) Chuỗi liệu vào cos   f c t  S/P Lo 90 Sm(t)  sin2f ct  Bộ lọc RRC g(t) Hình 1.4 Điều chế QPSK 1.3.2 Giải điều chế QPSK Trong hệ thống thông tin không dây máy thu máy phát dùng vị trí độc lập nhau, kết hợp với không đồng kênh vô tuyến yếu tố gây nên độ lệch tần số độ lệch pha tần số dao động nội tần số sóng mang, máy thu phải bắt bám theo tín hiệu sóng mang đầu vào Trong vài ứng dụng để cải tiến hệ thống thơng tin máy phát khơng gửi tín hiệu lái (pilot), máy thu trích tín hiệu sóng mang từ tín hiệu thu Các phương thức thường sử dụng là: Mth power loop Costas loop Mth power loop [1] có nhược điểm lớn khó thực với hệ thống yêu cầu tần số lớn Cho nên, phương pháp sử dụng trực tiếp sóng mang costas loop có ứng dụng rộng rãi thực tế Costas loop [7] dạng vịng lặp kín tự động bám theo hệ thống, dùng để bám theo pha tín hiệu đầu vào Phase-Locked-Loop (PLL) có ứng dụng rộng rãi khả bám tốt dải hẹp, đặc điểm có ý nghĩa lớn việc thiết kế điện tử * Khôi phục sóng mang vịng lặp Costas (Costas loop): Một kiểu khơi phục sóng mang phổ biến vịng lặp Costas Vịng lặp Costas khơi phục sóng mang cho QPSK Hình 1.7 I t cos   Qt sin   I t  cos2f ct     Qt sin 2f ct    LPF         cos   f c t      r t  I t Qt  cos   sin  LPF VCO   I t  Limiter sin   I t Qt cos  sin     sin   f c t      +  LPF  Qt  Limiter   I t sin    Qt cos      Hình 1.7 Sơ đồ khơi phục sóng mang cho QPSK Ban đầu VCO tạo tín hiệu có tần số gần với tần số  sóng mang fc pha ban đầu  Các nhân kênh I Q tạo thành phần 2fc thành phần chiều Các lọc thông thấp làm suy giảm thành phần có tần số 2fc đầu chúng tỷ lệ với thành phần I t cos   Qt sin   I t cos   Qt sin  , sau tín hiệu đưa vào giới hạn Các giới hạn lưỡng cực sử dụng để điều khiển biên độ tín hiệu kênh với mục đích giữ vững cân cho nhánh đồng pha vuông pha 1.3.3 Tổng hợp tần số trực tiếp DDS Sơ đồ khối tổng quát tổ hợp tần số theo phương pháp DDS, hay gọi tổng hợp số trực tiếp (DDS - Direct Digital Synthesizer) (Hình 1.8) Tích luỹ pha Từ điều khiển tần số clk + + clk sin Bảng Lookup sin/cosin cos Từ điều khiển pha Hình 1.8 Sơ đồ khối NCO NCO tạo dạng sóng mang hình Sine hay Cosine cách tích luỹ pha tốc độ định sau sử dụng giá trị pha làm địa cho bảng ROM chứa giá trị biên độ hình Sine Vì chất NCO lấy mẫu dạng sóng Sine sườn dương sườn âm clock chuẩn 1.3.4 Thuật toán CORDIC CORDIC đưa lần vào năm 1959 Jack E.Volder, thuật toán đơn giản hiệu để tính tốn hàm tốn học hàm lượng giác Một ứng dụng tính tốn hàm Sin Cosin kỹ thuật tổng hợp tần số số trực tiếp DDS 10 vào phần cứng tối ưu giải điều chế giảm đi, từ ảnh hưởng đến độ nhạy máy thu Việc lựa chọn phần cứng cho việc thực thiết kế cịn phần định mơi trường phát triển phần mềm hỗ trợ nó, từ cách thức lập trình, ngơn ngữ, thư viện, hệ thống công cụ hỗ trợ kèm Môi trường phát triển phần mềm cho phép tận dụng nhiều trí tuệ hơn, khơng nâng cao chất lượng mà rút ngắn thời gian đưa sản phẩm thị trường Nó cịn khâu định nâng cao mở rộng khả máy vô tuyến Xilinx ISE (Integrated Software Environment) phần mềm thiết kế Xilinx , cho phép ta thực hệ thống nhúng Xilinx từ khâu thiết kế ban đầu (thông qua VHDL, Verilog HDL, ABEL vẽ Schematic) khâu cuối nạp thiết kế lên FPGA Xilinx ISE cịn hỗ trợ mơ file HDL để kiểm tra xem hệ thống có hoạt động yêu cầu cần thiết kế hay không Ngồi ra, Xilinx ISE cịn kết hợp với phần mềm ModelSim hãng Mentor Graphic phần mềm System Generator Xilinx để thực thi tác vụ mơ viết ngơn ngữ VHDL Tóm lại, luận văn sử dụng ngôn ngữ mô tả phần cứng VHDL công cụ thiết kế ISE hãng Xilinx để thiết kế điều chế QPSK giải điều chế QPSK công nghệ FPGA 11 2.2 Ứng dụng thuật tốn CORDIC thiết kế mơ NCO 2.2.1 Nguyên lý sơ đồ khối MSB1 MSB2 Bé tÝch luü pha O(n) N Bï pha N-2 CORDIC M Khơng có M + dấu thành có dấu /2 /2 St(n) N-2 MSB2 MSB1 Hình 2.1 Nguyên lý sơ đồ khối DDS 2.2.2 Thiết kế khối chức Sơ đồ khối thiết kế cụ thể DDS Hình 2.2 Hình 2.2 Sơ đồ khối khối tổng thể DDS 12 2.2.3 Mơ thiết kế DDS Hình 2.11 Mơ hàm Sin Cosin DDS tạo 2.3 Thực mô điều chế QPSK 2.3.1 Nguyên lý sơ đồ khối điều chế QPSK Sơ đồ khối thiết kế minh họa Hình 2.12 I Bộ lọc RRC g(t) I.g(t) 12 bit Chuỗi liệu vào Cosine() 12 bit S/P DDS Sine() 12 bit Q Bộ lọc RRC g(t) Q.g(t) 12 bit Hình 2.12 Điều chế QPSK số Tín hiệu điều chế QPSK (12 bit) 13 2.3.2 Tăng tốc độ lấy mẫu tín hiệu I Bộ lọc RRC g(t) 12 bit CIC tăng R lần 12 bit 024 Mbps Dữ liệu vào 048 Mbps I.g(t) Cosine clk Tín hiệu QPSK ( 12 bit ) 12bit Clks (R*clk) S/P NCO Sine clk 12bit Q Bộ lọc RRC g(t) 024 Mbps Q.g(t) 12 bit CIC tăng R lần 12 bit Hình 2.15 Sơ đồ khối điều chế QPSK ứng dụng kỹ thuật xử lý đa tốc độ 2.3.3 Mã hóa vi sai 2.3.4 Sơ đồ khối chi tiết điều chế QPSK Prbs Generator Map Symbol RRC Filter Interpolation time CIC Filter Interpolation time Clk8x1024 Khz Clk1024 Khz Mixer Clock Generator QPSK Signal Sine Differential Coder Cosine Serial to Parallel Converter prbs Data NCO Cllk2048 Khz Clk2.048 Mhz DUC Hình 2.18 Sơ đồ khối điều chế QPSK FPGA Chuỗi liệu nối tiếp tốc độ 2.048 MHz biến đổi thành liệu song song I Q tốc độ 1.024 Msps, mã hóa Vi sai , liệu mã hóa vi sai đưa vào khối ánh xạ symbol để chuyển đổi cực tính liệu ánh xạ symbol lên 14 giản đồ vector, hai kênh I Q ánh xạ lên giản đồ vector đưa vào lọc băng gốc RRC, lọc thiết kế theo cấu trúc lọc FIR nhúng thêm lọc tăng mẫu lên lần tốc độ liệu đầu vào Các symbol I Q sau lọc RRC đưa vào khối chuyển đổi lên tần số trung tần (DUC – Digital Up Converter) Bộ DUC có chức chuyển dịch phổ tín hiệu băng tần sở lên tần số trung tần IF, để nâng lên tần số IF, symbol I Q từ lọc RRC cần phải tăng mẫu lên tần số lấy mẫu với dao động NCO, việc thực với lọc tăng mẫu CIC Theo thiết kế DUC hoạt động tần số fs, lọc CIC thiết kế để tăng mẫu lên lần Toàn hệ thống hoạt động xung nhịp khối tạo clock (ClkGenerator) tạo từ xung nhịp chuẩn đầu vào dao động thạch anh 16.384 MHz Ngoài ra, để thuận lợi cho việc mô phỏng, tạo liệu giả ngẫu nhiên đưa vào để tạo liệu giả ngẫu nhiên thay cho liệu thực tế 2.3.5 Mô thiết kế điều chế QPSK Bộ điều chế QPSK FPGA lập trình ngơn ngữ mơ tả phần cứng VHDL, Hình 2.20 minh họa kết mô phần mềm mô ModelSim 15 Dữ liệu kênh I RRC kênh I CIC kênh I Dữ liệu kênh Q RRC kênh Q CIC kênh Q Hình 2.20 Dạng symbol sau lọc RRC CIC Hình vẽ mơ tả liệu I Q sau mã hóa visai đưa vào lọc RRC sau liệu lọc RRC tăng mẫu lên lần lọc CIC Tín hiệu QPSK Dữ liệu IQ Sóng mang điều chế IF Tín hiệu QPSK Hình 2.21 Tín hiệu QPSK tần số trung tần IF = 8.192 MHz 16 2.4 Thực mô giải điều chế QPSK 2.4.1 Nguyên lý Sơ đồ khối giải điều chế QPSK I DDC_I slicer DPLL Clk_bit QPSK signal Matched Filter Mul Complex DDC IF Digital Down Converter Differential decoder Parallel to Data Serial Converter slicer Sin Cosin Sin_IF Cosin_IF NCO I_bit Q_bit Q DDC_Q Adder NCO filter Loop Phase_Error Recovery carrier Costas Loop Recovery Timing & Ori Data Hình 2.22 Sơ đồ khối giải điều chế QPSK cải tiến 2.4.2 Thiết kế mô khối chức Tín hiệu QPSK Tín hiệu sau nhân Tín hiệu sau CIC FIR Hình 2.28 Mơ khối dịch tần xuống DDC 17 Sóng mang phát Sóng mang khơi phục Symbol phát Symbol khơi phục Sóng mang chưa khơi phục Sóng mang khơi phục Hình 2.33 Mơ khơi phục sóng mang Sóng mang phát Sóng mang khơi phục Symbol phát Symbol khơi phục Hình 2.34 Mơ sóng mang liệu chưa khơi phục 18 Sóng mang phát Sóng mang khơi phục Symbol phát Symbol khơi phục Hình 2.35 Mơ sóng mang liệu khôi phục Symbol khôi phục Symbol khôi phục sau lọc Matched Dữ liệu khôi phục Clock khôi phục Phát sườn Hình 2.44 Mơ khối khơi phục định thời 19 Chương - KẾT QUẢ VÀ NHẬN XÉT 3.1 Sơ đồ khối thiết kế phần cứng 3.1.1 Sơ đồ khối phần cứng thử nghiệm D/A RJ45 Biến áp luồng E1 IC Giao tiếp luồng E1 (DS21348T) FPGA thực QPSK (XC3S500E) A/D Hình 3.1 Sơ đồ khối phần cứng Trong sơ đồ trên, phần cứng thiết kế tuyến thu phát bảng mạch Đầu vào cổng RJ45 giao diện luồng E1, liệu HDB3 chuyển đổi thành chuỗi bít tốc độ 2.048 Mbps khối giao tiếp luồng để đưa vào điều chế QPSK Tín hiệu QPSK điều chế dạng số tần số trung tần đưa qua IC biến đổi D/A thành tín hiệu tương tự Tín hiệu phát nối với đầu thu, tín hiệu chuyển đổi thành tín hiệu số chuyển đổi A/D để đưa vào giải điều chế QPSK, liệu giải điều chế đưa qua khối giao tiếp luồng chuyển thành dạng tính hiệu băng gốc HDB3 tốc độ E1 đưa đầu nối RJ45 20 3.1.2 Sơ đồ mạch nguyên lý 3.2 Kết thử nghiệm phần cứng 3.2.1 Đo máy đo lỗi bít Sau thiết kế phần cứng, viết phần mềm chuẩn bị linh kiện, bảng mạch lắp ráp, nạp phần mềm hiệu chỉnh Hình 3.5 mơ tả bảng mạch phần cứng sau thiết kế lắp ráp Hình 3.5 Bảng mạch thu, phát tín hiệu QPSK Mơ hình kiểm tra mơ tả Hình 3.6 Tuyến phát nhận luồng liệu E1 phát luồng bit ngẫu nhiên từ máy đo luồng E1 Luồng bit tốc độ 2,048kbps điều chế đưa đầu trung tần 8,192 MHz Trên đầu nối tuyến phát đầu vào tuyến thu đấu vòng Tuyến thu lấy mẫu trung tần, hạ tần giải điều chế tín hiệu Đầu tuyến thu tín hiệu luồng E1 đưa máy đo kiểm tra luồng E1, luồng 21 liệu đưa giống luồng bit máy đo phát máy đo báo thu tốt Tuyến phát Máy đo luồng E1 Tín hiệu trung tần 8MHz đấu vòng từ phát sang thu Tuyến thu Hình 3.6 Mơ hình thử nghiệm bảng mạch thu phát QPSK Hình 3.7 Thực hành đánh giá bảng mạch thu tín hiệu QPSK Trên Hình 3.7 thấy thiết bị đo luồng E1 báo luồng liệu thu luồng liệu phát Như bảng mạch sau lắp ráp đồng chỉnh hoạt động theo thiết kế 22 3.2.2 Máy sóng tín hiệu đầu điều chế Hình 3.8 Dạng sóng tín hiệu điều chế QPSK Tín hiệu sau điều chế số đưa qua biến đổi D/A kết trung tần điều chế Tín hiệu nối vào máy sóng, máy sóng dạng tín hiệu tương tự điều chế QPSK 23 3.2.3 Phổ tín hiệu điều chế Hình 3.9 Phổ tín hiệu điều chế QPSK 3.3 Nhận xét kết nghiên cứu, tính ứng dụng khả thi Trong trình nghiên cứu, luận văn áp dụng lý thuyết điều chế giải điều chế QPSK kinh điển cải tiến để thiết kế khối điều chế, thực tế tài liệu khơng trình bày chi tiết tồn mà trình bày khía cạnh khác điều chế số Luận văn tham khảo tài liệu khác nhau, xây dựng khối dựa tham khảo tài liệu khác nhau, khối có có nhiều cánh thực hiện, luận văn chọn cách tối ưu với thiết kế FPGA để thực kết mô kết thực ngiệm thực tế có trùng khớp, cho thấy lý thuyết điều chế số áp dụng PFGA đắn, phát huy khả ăng sử lý số tín hiệu cấu trúc FPGA 24 Trong trình xử lý khối, với cơng cụ mơ chỉnh sửa, kiểm tra xây dựng khối, đảm bảo chia nhỏ khối để xử lý thực trình thực mạch thực tế chương trình hoạt động với mơ đề 3.4 Kết luận kiến nghị Mục đích thiết kế điều chế giải điều chế QPSK số dùng tuyến thu/phát thiết bị thông tin vô tuyến Luận văn tập trung thiết kế triển khai điều chế - giải điều chế thực phần mềm VHDL chip FPGA để thực mềm hóa điều chế số QPSK Mơ kết quả, thiết kế phần cứng để thử nghiệm Luận văn nghiên cứu ứng dụng thuật tốn xử lý tín hiệu số đại kỹ thuật xử lý đa tốc độ, kỹ thuật tổng hợp tần số trực tiếp, sở thiết kế điều chế giải điều chế QPSK FPGA Luận văn hoàn thành mục tiêu nội dung chủ yếu, nghiên cứu phân tích kỹ thuật điều chế QPSK giải điều chế QPSK, thuật toán Cordic thiết kế tổng hợp tần số trực tiếp DDS Làm chủ công cụ thiết kế chế tạo phần cứng thử nghiệm Trong thời gian làm luận văn, xin chân thành cám ơn Tiến sĩ Nguyễn Ngọc Minh – giáo viên hướng dẫn khoa học Các thầy cô giáo Khoa Kỹ thuật điện tử 1, khoa Viễn thông – Học viện Bưu Viễn thơng tận tình tạo điều kiện giúp đỡ điều kiện, thời gian, tài liệu kiến thức chuyên ngành Tôi cám ơn Kỹ sư phịng Nghiên cứu cơng nghệ viễn thông – Trung tâm kỹ thuật Thông tin Công nghệ cao tạo điều kiện giúp thời gian thực hoàn thành luận văn ... 1.2.3 Giải điều chế kết hợp 1.3 Điều chế giải điều chế QPSK 1.3.1 Điều chế QPSK * Điều chế QPSK dựa DDS Điều chế PSK phương thức hiệu để truyền tín hiệu số Có thể nói PSK phương pháp điều chế triệt... tiếp, sở thiết kế điều chế giải điều chế QPSK FPGA Luận văn hoàn thành mục tiêu nội dung chủ yếu, nghiên cứu phân tích kỹ thuật điều chế QPSK giải điều chế QPSK, thuật toán Cordic thiết kế tổng... kỹ thuật điều chế giải điều chế QPSK, kỹ thuật tổng hợp tần số trực tiếp DDS thuật toán CORDIC để thiết kế tổng hợp số trực tiếp DDS Chương Thiết kế thực điều chế giải điều chế QPSK FPGA Ứng