Nghiên cứu, thiết kế IPSEC trên nền tảng FPGA

ĐẠI HỌC QUỐC GIA TP HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA NGUYỄN TRỌNG NGÔ NHẬT DU NGHIÊN CỨU, THIẾT KẾ IPSEC TRÊN NỀN TẢNG FPGA Chuyên ngành : Kỹ Thuật Điện Tử Mã số : 60520203 LUẬN VĂN THẠC SĨ TP HỒ CHÍ MINH, tháng 01 năm 2020 CƠNG TRÌNH ĐƯỢC HỒN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA –ĐHQG -HCM Cán hướng dẫn khoa học : Cán chấm nhận xét : Cán chấm nhận xét : Luận văn thạc sĩ bảo vệ Trường Đại học Bách Khoa, ĐHQG Tp HCM ngày 09 tháng 01 năm 2020 Thành phần Hội đồng đánh giá luận văn thạc sĩ gồm: Chủ Tịch: Phó Giáo Sư, Tiến Sĩ Hà Hoàng Kha Phản Biện 1: Tiến Sĩ Bùi Trọng Tú Phản Biện 2: Tiến Sĩ Nguyễn Minh Sơn Uỷ Viên: Tiến Sĩ Trần Hoàng Linh Thư Ký: Tiến Sĩ Nguyễn Lý Thiên Trường Xác nhận Chủ tịch Hội đồng đánh giá LV Trưởng Khoa quản lý chuyên ngành sau luận văn sửa chữa (nếu có) CHỦ TỊCH HỘI ĐỒNG TRƯỞNG KHOA ĐIỆN – ĐIỆN TỬ ĐẠI HỌC QUỐC GIA TP.HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập - Tự - Hạnh phúc NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên: Nguyễn Trọng Ngô Nhật Du MSHV : 1670520 Ngày, tháng, năm sinh: 06/09/1993 Nơi sinh: Bến Tre Chuyên ngành: Kỹ thuật Điện tử Mã số : 60520203 I TÊN ĐỀ TÀI: NGHIÊN CỨU, THIẾT KẾ IPSEC TRÊN NỀN TẢNG FPGA II NHIỆM VỤ VÀ NỘI DUNG: + Tìm hiểu khái niệm lý thuyết về IPsec + Nghiên cứu giải thuật mã hóa xác thực giải mã xác thực GCM-AES 128bits + Thiết kế xây dựng phần cứng cấp độ RTL bằng ngôn ngữ Verilog + Tổng hợp, mô phỏng để đảm bảo thực đúng chức GCM-AES 128 bits + Thực thiết kế kit FPGA : Aller Artix M-2 III NGÀY GIAO NHIỆM VỤ : 11/02/2019 IV NGÀY HOÀN THÀNH NHIỆM VỤ: 08/12/2019 V CÁN BỘ HƯỚNG DẪN : PGS.TS Hoàng Trang Tp HCM, ngày tháng năm 20 CÁN BỘ HƯỚNG DẪN CHỦ NHIỆM BỘ MÔN ĐÀO TẠO (Họ tên chữ ký) (Họ tên chữ ký) TRƯỞNG KHOA ĐIỆN – ĐIỆN TỬ (Họ tên chữ ký) LỜI CẢM ƠN Trong trình thực luận văn thời gian học tập trường, em xin gửi lời biết ơn đến thầy môn điện tử truyền đạt giảng dạy cho em nhiều kiến thức bở ích Bên cạnh sự cảm thơng về tính chất cơng việc, thời gian dành cho việc học tập tạo điều kiện để chúng em nghiên cứu tốt Em vô biết ơn sự hướng dẫn, bảo tận tình thầy Hoàng Trang suốt thời gian qua Ngoài kiến thức chuyên môn quý báu từ thầy, em học từ thầy kĩ năng, niềm đam mê cơng việc lối sống điều giúp ích nhiều cho chặng đường em tương lai Em xin cảm ơn thầy bạn phịng thí nghiệm 209B3 tạo điều kiện, giúp đỡ hỗ trợ để em hoàn thành luận văn Sau xin cảm ơn đến gia đình, điểm tựa về vật chất lẫn tinh thần để có thể hồn thành chặng đường Trong q trình thực luận văn khơng tránh khỏi điều thiếu sót hạn chế, kính mong q thầy thơng cảm góp ý Em xin chân thành cảm ơn! Tp Hồ Chí Minh, ngày … tháng … năm …… Học viên Nguyễn Trọng Ngô Nhật Du i TÓM TẮT LUẬN VĂN Luận văn trình bày phương pháp bảo mật IP, IP security, hay gọi tắt IPsec IPsec phương pháp đánh giá có nhiều ưu điểm cho vấn đề bảo mật mạng internet nay, đặc biệt bối cảnh có nhiều cơng mạng an tồn thơng tin mạng đặt lên hàng đầu lĩnh vực thương mại điện tử, tài chính, ngân hàng, … Dựa nhu cầu đó, đề tài trình bày giải thuật mã hóa giải mã thơng dụng AES (Advanced Encryption Standard) kết hợp với hàm GCM để tạo IP (soft macro) GCM – AES 128 bits có chức thực mã hóa xác thực giải mã xác thực đảm bảo chuẩn IPsec Tiến trình thực đề tài thể sau: Tiến hành thực dựa đặc tả hệ thống thiết kế Thiết kế xây dựng phần cứng cấp độ RTL dựa ngôn ngữ lập trình Verilog Viết testbench cho thiết kế tiến hành tổng hợp mô phỏng Tổng hợp thực nghiệm chạy kit FPGA Aller Artix sử dụng phần mềm Vivado Kiểm tra đánh giá báo cáo hiệu sau trình thực Thiết kế hoạt động đúng với chức mã hóa xác thực giải mã xác thực theo đạt chuẩn IPsec GCM – AES 128 bits, tổng hợp thành công thực đúng chức chạy với kit FPGA Aller Artix với tần số 100 MHz Đề tài có thể mở rộng phát triển thêm để đạt hiệu tốt ứng dụng thực tế vào việc thiết kế router IPsec có chức bảo vệ, bảo mật an tồn thơng tin mạng The thesis presents a method of IP security, or referred to as IPsec IPsec is a method that has been assessed to have many advantages for current internet security, especially in the context of many cyber attacks and cyber-information security at the forefront of commercial areas e-commerce, finance, banking, Based on that requirement, the topic presenting one of the most popular encryption and decryption algorithms is AES (Advanced Encryption Standard) combined with GCM function to create an IP (soft macro) GCM - AES 128 bits with authentication encryption and decryption function to ensure IPsec standard The process of implementing the project is shown as follows: Carry out the implementation based on the system specification of the design Design and build hardware at RTL level based on Verilog programming language Write testbench for design, run synthesis and simulation Experimental synthesis, implementation and running on FPGA Aller Artix kit using Vivado software Check and evaluate performance reports after implementation The topic can be expanded and further developed to achieve better performance and practical application in the design of an IPsec router with the function of protecting, protecting network information security ii LỜI CAM ĐOAN Học viên xin cam đoan công trình nghiên cứu thân sự hướng dẫn trực tiếp thầy Hoàng Trang, với số hỡ trợ nhóm nghiên cứu phòng lab 209B3 khoa Điện – Điện tử, đại học Bách Khoa thành phố Hồ Chí Minh Các kết nghiên cứu kết luận đề tài trung thực, không chép từ bất cứ nguồn chưa công bố trước với bất cứ hình thức Trong trình nghiên cứu thực hiện, đề tài có tham khảo tài liệu ngồi nước có liên quan Sự tham khảo quan trọng cần thiết cho đề tài Việc tham khảo nguồn tài liệu trích dẫn ghi rõ nguồn tham khảo theo đúng quy định Tp Hồ Chí Minh, ngày … tháng … năm …… Học viên Nguyễn Trọng Ngô Nhật Du iii MỤC LỤC LỜI CẢM ƠN i TÓM TẮT LUẬN VĂN ii LỜI CAM ĐOAN iii DANH SÁCH HÌNH MINH HỌA vii DANH SÁCH BẢNG SỐ LIỆU ix DANH SÁCH TỪ VIẾT TẮT xi DANH SÁCH KÝ HIỆU MỘT SỐ HÀM TRONG ĐỀ TÀI xii CHƯƠNG GIỚI THIỆU 1.1 Sơ lược IPsec 1.1.1 Tổng quan lịch sử IPsec 1.1.2 Tổng quan chức IPsec 1.2 Chuẩn IPsec 1.3 Hoạt động chung, thành phần giao thức IPsec 1.3.1 Giao thức cốt lõi IPsec 1.3.2 Chế độ hoạt động IPsec 1.3.3 Vai trị lợi ích IPsec 1.4 Ưu điểm tính ứng dụng Ipsec 1.4.1 Ưu điểm IPsec 1.4.2 Một số ứng dụng IPsec 1.4.3 Khuyết điểm IPsec CHƯƠNG TÌNH HÌNH NGHIÊN CỨU TRONG VÀ NGỒI NƯỚC 2.1 Đánh giá tình hình bảo mật 2.2 Bảo mật sở hạ tầng mạng 2.3 Yêu cầu cho ứng dụng bảo mật thành công 2.4 Một số đề tài nghiên cứu ngoài nước tham khảo cho luận văn 2.4.1 Thực giao thức IPsec cho mạng multigigabit FPGA 2.4.2 Khảo sát so sánh việc thực thuật toán mã hóa hiệu suất cao FPGA 16 iv CHƯƠNG CƠ SỞ LÝ THUYẾT 23 3.1 Mã hóa khối 23 3.2 Mã hóa AES 23 3.2.1 Giới thiệu AES 23 3.2.2 Tổng quan giải thuật AES 24 3.2.3 Cấu trúc AES 26 3.2.4 Giải mã AES 34 3.3 Galois Counter Mode (GCM) 39 3.3.1 Giới thiệu GCM 39 3.3.2 Các yếu tố GCM 40 3.3.3 Các phép biến đổi toán GCM 43 3.3.4 AES-GCM Specifications 51 3.4 Giới thiệu kiến trúc IPsec dựa tảng FPGA 52 3.4.1 Khảo sát cấu hình FPGA 52 3.4.2 Khảo sát hiệu Ipsec AES -GCM thực FPGA tham khảo 53 3.5 Các kiểu kiến trúc bảo mật xây dựng tảng IPsec 56 3.5.1 Kiến trúc lookaside 56 3.5.2 Kiến trúc flow-through 58 3.5.3 So sánh cấu trúc IPsec 59 3.5.4 Phân tích hiệu và chi phí 61 3.6 Tiêu đề Parser 62 3.6.1 Định dạng gói liệu IPv4 ESP 62 3.6.2 Định dạng gói liệu IPv6 ESP 63 CHƯƠNG THIẾT KẾ VÀ THỰC HIỆN 64 4.1 Thiết kế RTL 64 4.1.1 Top level 64 4.1.2 Block level 67 4.1.3 Thiết kế fifo 69 4.2 Định dạng gói 70 v 4.2.1 Định dạng gói IPv4 ESP 70 4.2.2 Định dạng gói IPv6 70 4.2.3 Định dạng gói mà thuật toán yêu cầu 71 4.3 Nền tảng FPGA 72 4.3.1 Các thông số Kit 72 4.3.2 Sơ đồ nguyên lý 73 4.4 Kết thực 74 4.4.1 Tổng hợp và mô VCS 74 4.4.2 Kết mô 75 4.4.3 mềm Mơ hình đánh giá và kiểm tra hệ thống từ phần cứng với phần 77 CHƯƠNG KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 86 5.1 Kết luận 86 5.2 Hướng phát triển 86 TÀI LIỆU THAM KHẢO 87 vi DANH SÁCH HÌNH MINH HỌA Hình 2.1 - Giao thức cốt lõi IPsec Hình 2.2 - IPsec Transport mode Hình 2.3 - IPsec Tunnel mode Hình 2.1 Gói IP bảo mật với giao thức ESP qua chế độ tunnel - transport 10 Hình 2.2 Kiến trúc hệ thống IPsec 10 Hình 2.3 Sơ đồ khối prototype 11 Hình 2.4 Kiến trúc cổng IPsec 12 Hình 2.5 Sơ đồ thuật tốn HMAC-SHA1 13 Hình 2.6 Mối liên hệ Throughput-slice thực AES họ FPGA 19 Hình 2.7 Mối liên hệ throughput-area việc thực AES họ FPGA 19 Hình 3.1 Sơ đồ khối AES 24 Hình 3.2 Sơ đồ khối AES 27 Hình 3.3 Hai phép biến đổi AES S-box 29 Hình 3.4 - Sơ đồ khối khóa 128 bit 32 Hình 3.5 - Quản lý khóa 256 bit 33 Hình 3.6 - Quản lý khóa 256 bit 34 Hình 3.7 - Sơ đồ khối giải mã AES 35 Hình 3.8 Các lớp nghịch đảo giải mã AES 36 Hình 3.9- Sơ đồ khối GCM 40 Hình 3.10 - Sơ đồ khối hàm GCTR 45 Hình 3.11 - Sơ đồ khối mã hóa xác thực 47 Hình 3.12 - Sơ đồ khối giải mã xác thực 49 Hình 3.13 - Cấu trúc AES-128 52 Hình 3.14 Khảo sát hiệu theo cấu hình 54 Hình 3.15 Khái niệm hệ thống bảo mật Lookaside 57 Hình 3.16 Khái niệm hệ thống bảo mật Flow-through 58 Hình 3.17 So sánh yêu cầu máy chủ cần phần mềm, lookaside flow-through 60 Hình 3.18 Sử dụng phương pháp flow-through để thêm chức IKE IPsec vào VPN sử dụng phần mềm 62 Hình 3.19 Định dạng IPv4 ESP 63 vii Luận văn tốt nghiệp GVHD: PGS.TS Hoàng Trang Hình 4.16 Utilization sau Implementation Bảng 4.4 Kết chi tiết Utilization sau implementation Qua biểu đồ, bảng thống kê ultilization, ta thấy thiết kế thực tốt dòng FPGA về mặt tài nguyên Kết cho thấy, tỉ lệ phần trăm sử dụng tài nguyên thiết kế phù hợp, với tỉ lệ không lớn về diện tích sau đươc tối ưu với khoảng 13% LUT 15% FF Với tỉ lệ này, FPGA chọn, dễ dàng có thể thực kể kết nối với module PCIe mở rộng nâng cấp sau để tăng thông lượng cho thiết kế Đồng thời, việc tỉ lệ tăng tài nguyên sử dụng sau bước synthesis implementation thay đổi không nhiều, điều chứng minh rằng, phần mềm Vivado thực việc tối ưu nhiều Về bản, kết nối logic việc thiết kế, thể RTL bằng verilog phù hợp Để đạt điều này, coding style quan trọng, cần phải giảm tải việc logic loop không cần thiết, đồng thời không để data path dài, fanout lớn Hơn nữa, việc sử dụng reset bất đồng ưu thế, vì tín hiệu reset build độc lập với data path, thẳng đến chân clear flip flop, điều giúp thiết kế dễ dàng đạt đáp ứng nhanh 80 Luận văn tốt nghiệp GVHD: PGS.TS Hồng Trang Hình 4.17 Kết báo cáo cơng suất Đánh giá về mặt công suất, thiết kế tiêu tốn mức lượng không lớn với khoảng 400 mW Thiết kế không đặt yêu cầu quan trọng cho cơng suất tiêu thụ mục đích đề tài áp dụng cho router, sử dụng thông qua nguồn điện lưới Tuy vậy, với mức công suất hồn tồn chấp nhận Cơng st tiêu thụ vừa phải giúp giúp cho nhiệt độ FPGA hoạt động không cao khoảng 26 độ, nằm khoảng -90 độ mà nhà sản xuất đặt để FPGA hoạt động ởn định xác Nhìn chung, hiệu về công suất tiêu thụ thiết kế đáng giá mức trung bình (medium level) Hình 4.18 Báo cáo tổng hợp timing Phân tích timing phương pháp kiểm tra độ trể (delay) thiết kế bằng ứng với điều kiện hoạt động khác thực tế mạch, thông thường điều kiện tệ Phương pháp xem xét độ trể thành phần logic mạch thông qua phương pháp tính tốn để xác định mạch có đảm bảo về mặt timing hay khơng Phương pháp khơng kiểm tra tính đúng đắn về mặt logic mạch 81 Luận văn tốt nghiệp GVHD: PGS.TS Hồng Trang Ưu điểm STA có thể thực nhanh triệt để khơng cần chạy vector để thực việc mô phỏng (DTA) Nó có thể kiểm tra tất đường có liên quan thiết kế xác định đượng đường không thỏa yêu cầu về timing Setup time (Flip-flop): Là thời gian mà liệu cần giữ ổn định không thay đổi trước cạnh lên clock Hold time (Flip-flop): Là thời gian mà liệu cần giữ ổn định không thay đổi sau cạnh lên clock Đối với thiết kế việc MET timing yêu cầu bắt buộc vơ quan trọng, định việc thiết kế có thực đúng function đặt thực tế hay không Theo kết thu sau tính toán STA hình trên, thiết kế thỏa điều kiện ràng buộc về timing Sau trường hợp timing tương ứng cho setup hold thiết kế Hình 4.19 Báo cáo setup timing 82 Luận văn tốt nghiệp GVHD: PGS.TS Hồng Trang Hình 4.20 Báo cáo hold timing 83 Luận văn tốt nghiệp GVHD: PGS.TS Hồng Trang Hình 4.21 Layout thiết kế sau implementation 84 Luận văn tốt nghiệp GVHD: PGS.TS Hồng Trang Hình 4.22 Sơ đồ schematic thiết kế 85 Luận văn tốt nghiệp CHƯƠNG GVHD: PGS.TS Hoàng Trang KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 5.1 Kết luận Đề tài thiết kế thực thành công giải pháp IPsec dựa nền công nghệ FPGA, cụ thể sau: + Xây dựng thành công RTL Verilog code miêu tả phần cứng thiết kế với giải thuật mã hóa xác thực , giải mã xác thuật GCM-AES 128bits với trường hợp phổ biến thực tế: Khóa 128,192,256 bits; AAD 64, 96 bits + Thiết kế tổng hợp thành công thực đúng chức IC design flow với tool VCS + Thiết kế nạp chạy thử thành công kit FPGA Aller Artix + Test case, testbench xây dựng cách chuyên nghiệp bằng script sử dụng ngôn ngữ lập trình Tcl + Các thơng số về hiệu về power, utilzation, timing, … chấp nhận định hướng phát triển đề tài xây dựng router hoàn chỉnh 5.2 Hướng phát triển Dựa kết thành công đề tài, hướng phát triển đặt rõ ràng cho đề tài: + Do đề tài sử dụng script Tcl để hỗ trợ thiết kế, nên dễ dàng mở rộng kết hợp với nhóm khác để thực rộng rãi ứng dụng IPsec Theo định hướng đề tài kết hợp với nhóm nghiên cứu ARM để thực mơ hình Lookaside để xây dựng router IPsec hồn chỉnh + Đề tài có thể tối ưu hóa về mặt tần số hiệu khác để tăng thông lượng cho thiết kế + Bộ GCM có thể kết hợp thêm giải thuật khác để tăng tính linh hoạt xây dựng router IPsec + Trong tương lai xa hơn, có thể tiến đến việc thực thành cơng mơ hình flow-through cho IPsec router hồn chỉnh 86 Luận văn tốt nghiệp GVHD: PGS.TS Hoàng Trang TÀI LIỆU THAM KHẢO [1] C M Kozierok, "IPSec Overview, History and Standards," The TCP/IP Guide, 20 2005 [Online] Available: http://www.tcpipguide.com/free/t_IPSecOverviewHistoryandStandards.htm [2] T T A Tuan, "Giao thức IPSEC lĩnh vực an tồn thơng tin," Viblo, 27 11 2017 [Online] Available: https://viblo.asia/p/giao-thuc-ipsec-trong-linh-vuc-an-toan-thongtin-oOVlYdPQZ8W [3] L S Cardoso, "Internet security and critical infrastructures," 2004 [Online] Available: http://www.eurescom.de/message/messagesep2004/Internetsecurityandcritical infrastructure.asp [4] V M I a R D Williams, "Taxonomies of attacks and vulnerabilities in computer systems," IEEE Communications Surveys & Tutorials, vol 10, no 1, pp 6-19, 2008 [5] R L Richardson, Computer Security, CSI survey 2007 : the 12th annual computer crime and security survey, San Francisco, Calif: Computer Security Institute, 2007 [6] T Wilson, "Targeted attacks on the rise," DarkReading.com, 18 2007 [Online] Available: http://www.darkreading.com/security/perimeter/showArticle.jhtml?articleID=208804471 [7] CERT, “Overview of attack trends,” CERT? Coordination Center, Carnegie Mellon University, Tech Rep., 2002 [8] L A Gordon and I Computer Security, “2004 csi/fbi computer crime and security survey,” 2004, (San Francisco, Calif.) [Online] Available: http://i.cmpnet.com/gocsi/db%5Farea/pdfs/fbi/FBI2004.pdf [9] T Grandison and M Sloman, “A survey of trust in internet applications,” IEEE Communications Surveys & Tutorials, vol 3, no 4, pp 2–16, 2000 [10] A Chakrabarti and G Manimaran, “Internet infrastructure security: a taxonomy,” Network, IEEE, vol 16, no 6, pp 13–21, 2002 [11] M Al-Kuwaiti, N Kyriakopoulos, and S Hussein, “A comparative analysis of network dependability, fault-tolerance, reliability, security, and survivability,” IEEE Communications Surveys & Tutorials, vol 11, no 2, pp 106–124, 2009 [12] C Kaufman, R Perlman, and M Speciner, Network security : private communication in a public world, 2nd ed., ser Prentice Hall series in computer networking and distributed systems Upper Saddle River, N.J.: Prentice Hall PTR, 2002 87 Luận văn tốt nghiệp GVHD: PGS.TS Hoàng Trang [13] Y Chen and H Chen, “Neuronet: An adaptive infrastructure for network security,” Journal of Information, Intelligence and Knowledge, vol 1, no 2, pp 143–168, 2009 [14] S Kent and K Seo, “Rfc 4301:security architecture for the internet protocol,” 2005 [Online] Available: http://www.rfc-editor.org/rfc/rfc4301.txt [15] A Callado, C K G Szab, B P Gero, J Kelner, S Fernandes, and D Sadok, “A survey on internet traffic identification,” IEEE Communications Surveys & Tutorials, vol 11, no 3, 2009 [16] P Li, M Salour, and X Su, “A survey of internet worn detection and containment,” IEEE Communications Surveys & Tutorials, vol 10, no 1, pp 20–35, 2008 [17] P.-C Lin, Z.-X Li, Y.-D Lin, Y.-C Lai, and F C Lin, “Profiling and accelerating string matching algorithms in three network content security applications,” IEEE Communications Surveys & Tutorials, vol 8, no 2, pp 24–37, 2006 [18] Y.-D Lin, H.-Y Wei, and S.-T Yu, “Building an integrated security gateway: Mechanisms, performance evaluations, implementations, and research issues,” IEEE Communications Surveys & Tutorials, vol 4, no 1, pp 2–15, 2002 [19] IPsec performance, OpenWRT project webpage (accessed 17.05.16), https://wiki.openwrt.org/doc/howto/vpn.IPsec.performance [20] Mateusz Korona, Krzysztof Showron, Mateusz Trzepinski, Mariusz Rawski (2017), “Thực giao thức IPsec cho mạng multigigabit FPGA”, Poland [21] Klassert Steffen, 2010, "Parallelizing IPsec", https://www.strongswan.org/docs/Steffen_Klassert_Parallelizing_IPsec pdf [22] Intel Corporation, 2012, "Fast Multi-buffer IPsec Implementations on Intel Architecture Processors" [23] Cisco Systems, Inc., 2008, "Cisco IPsec and SSL VPN Solutions Portfolio" [24] Juniper Networks, 2015, "Security Products Comparison Chart" [25] Helion Technology Limited, "IPsec ESP IP Core for FPGA - Product Brief", (accessed 19.05.16), http://www.heliontech.com/IPsec.htm [26] Sangjin Han, Keon Jang, Kyoung Soo Park, Sue Moon, 2010, "PacketShader: a GPUaccelerated Software Router", http://shader.kaist.edu/packetshader [27] Krawczyk H., Bellare M., Canetti R., RFC 2104, 1997, "HMAC: Keyed- Hashing for Message Authentication" 88 Luận văn tốt nghiệp GVHD: PGS.TS Hoàng Trang [28] Eastlake D 3rd, Jones P., RFC 3174, 2001, "US Secure Hash Algorithm (SHA1)" [29] Eun-Hee Lee, Seok-Man Kim, Chungbuk National University, "Design of High Speed SHA-1 Architecture Using Unfolded Pipeline for Biomedical Applications", (accessed 26.05.15), http://www.iiis.org/CDs2009/CD2009SCI/SCI2009/PapersPdf/S231IM pdf [30] Wollinger, T., Guajardo, J., and Paar, C.: ‘Security on FPGAs: state of the art implementations and attacks’, ACM Trans Embed Comput Syst., 2004, 3, pp 534–574 [31] Schneier, B.: ‘Applied cryptography’ (John Wiley & Sons, 2nd ed 1996) [32] McLoone, M., and McCanny, J.V.: ‘High-performance FPGA implementation of DES using novel method for implementing the key schedule’, IEE Proc Circ Dev Syst., 2003, 150 (5), pp 373–378 [33] Rouvroy, G., Standaert, F.-X., Quisquater, J.-J., and Legat, J.-D.: ‘Efficient uses of FPGAs for implementations of DES and its experimental linear cryptanalysis’, IEEE Trans Comput., 2003, 52 (4), pp 473–482 [34] Chodowiec, P., Khuon, P., and Gaj, K.: ‘Fast implementation of secret-key block ciphers using mixed inner- and outer-round pipelining’ Proc 2001 ACM/SIGDA 9th Int Symp on Field Programmable Gate Arrays, FPGA 2001, Monterey CA, USA, February 2001, pp 94–102 [35] Gaj, K., and Chodowiec, P.: ‘Fast implementation and fair comparison of the final candidates for advanced encryption standard using field programmable gate arrays’ Proc Topics in Cryptology—CT-RSA 2001, The Cryptographer’s Track at RSA Conf 2001, San Francisco, CA, USA, April 2001 pp 84–99 [36] Dandalis, A., Prasanna, V.K, and Rolim, J.D.P.: ‘A comparative study of performance of AES final candidates using FPGAs’ Proc Workshop on Cryptographic Hardware and Embedded Systems, CHES 2000, Worcester, MA, USA, August 2000, pp 125–140 [37] Elbirt, A.J., Yip, W., Chetwynd, B., and Paar, C.: ‘An FPGA- based performance evaluation of the AES block cipher candidate algorithm finalists’, IEEE Trans VLSI Syst., 2001, (4), pp 545–557 [38] Elbirt, A.J., Yip, W., Chetwynd, B., and Paar, C.: ‘An FPGA implementation and performance evaluation of the AES block cipher candidate algorithm finalists’ Proc Third Advanced Encryption Conf., AES3, New York, NY, USA, April 2000, pp 13–27 [39] Gaj, K., and Chodowiec, P.: ‘Comparison of the hardware performance of the AES candidates using reconfigurable hardware’ Proc 3rd Advanced Encryption Standard Candidate Conf., AES3, New York, NY, USA, April 2000, pp 40–54, http://csrc.nist.gov/CryptoToolkit/aes/round2/conf3/papers/ AES3Proceedings.pdf accessed June 2005 89 Luận văn tốt nghiệp GVHD: PGS.TS Hoàng Trang [40] Hodjat, A., and Verbauwhede, I.: ‘A 21.54 Gbits/s fully pipelined AES processor on FPGA’ Proc 12th Annual IEEE Symp Field- Programmable Custom Computing Machines, FCCM’04, Napa, CA, USA, April 2004, pp 308309 [41] Jaărvinen, K., Tommiska, M., and Skyttaă, J.: A fully pipelined memoryless 17.8 Gbps AES-128 encryptor Proc ACM/SIGDA 11th ACM Int Symp on Field-Programmable Gate Arrays, FPGA 2003, Monterey, CA, USA, February 2003, pp 207–215 [42] Labbe´, A., and Pe´rez, A.: ‘AES implementation on FPGA: time—flexibility tradeoff’ Proc 12th Int Conf Field- Programmable Logic and its Applications, FPL 2002, Montpellier, France, September 2002, pp 836–844 [43] McLoone, M., and McCanny, J.V.: ‘High performance single- chip FPGA Rijndael algorithm implementation’ Proc Work- shop on Cryptographic Hardware and Embedded Systems, CHES 2001, Paris, France, May 2001, pp 65–76 [44] McLoone, M., and McCanny, J.V.: ‘Rijndael FPGA implemen- tation utilizing look-up tables’ Proc 2001 IEEE Workshop on Signal Processing Systems, SIPS’01, Antwerp, Belgium, September 2001, pp 349–360 [45] McLoone, M., and McCanny, J.V.: ‘Single-chip FPGA imple- mentation of the advanced encryption standard algorithm’ Proc 11th Int Conf Field-Programmable Logic and Applications, FPL 2001, Belfast, Northern Ireland, UK, August 2001, pp 152–161 [46] Pramstaller, N., and Wolkerstorfer, J.: ‘A universal and efficient AES co-processor for field programmable logic arrays’ Proc 14th Int Conf Field-Programmable Logic and its Applications, FPL 2004, Antwerp, Belgium, August–September 2004, pp 565–574 [47] Rodrı´quez-Henrı´quez, F., Saqib, N.A., and Dı´az-Pe´rez, A.: ‘4.2 Gbit/s singlechip FPGA implementation of AES algorithm’, Electr Lett., 2003, 39 (15), pp 1115– 1116 [48] Rouvroy, G., Standaert, F.-X., Quisquater, J.-J., and Legat, J.-D.: ‘Compact and efficient encryption/decryption module for FPGA implementation of the AES Rijndael very well suited for small embedded applications’ Proc Int Conf Information Technology: Coding and Computing, ITCC’04, Las Vegas, NV, USA, April 2004, Vol 2, pp 583–587 [49] Saggese, G.P., Mazzeo, A., Mazzocca, N., and Strollo, A.G.M.: ‘An FPGA-based performance analysis of the unrolling, tiling, and pipelining of the AES algorithm’ Proc 13th Int Conf Field Programmable Logic and Applications, FPL 2003, Lisbon, Portugal, September 2003, pp 292–302 [50] Saqib, N.A., Rodrı´quez-Henrı´quez, F., and Dı´az-Pe´rez, A.: ‘AES algorithm implementation—an efficient approach for sequential and pipeline architectures’ Proc 4th Mexican Int Computer Science, ENC 2003, Tlaxcala, Mexico, September 2003, pp 126–130 90 Luận văn tốt nghiệp GVHD: PGS.TS Hoàng Trang [51] Standaert, F.-X., Rouvroy, G., Quisquater, J.-J., and Legat, J.-D.: ‘A methodology to implement block ciphers in reconfigurable hardware and its application to fast and compact AES RIJNDAEL’ Proc ACM/SIGDA 11th ACM Int Symp FieldProgrammable Gate Arrays, FPGA 2003, Monterey, CA, USA, February 2003, pp 216– 224 [52] Standaert, F.-X., Rouvroy, G., Quisquater, J.-J., and Legat, J.-D.: ‘Efficient implementation of Rijndael encryption in reconfigurable hardware: improvements and design tradeoffs’ Proc Workshop on Cryptographic Hardware and Embedded Systems, CHES 2003, Cologne, Germany, September 2003, pp 334–350 [53] Wang, S.-S., and Ni, W.-S.: ‘An efficient FPGA implementation of Advanced Encryption Standard algorithm’ Proc 2004 IEEE Int Symp on Circuits and Systems, ISCAS’04, Vancouver, British Columbia, Canada, May 2004, pp 597–600 [54] Weaver, N., and Wawrzynek, J.: ‘High performance, compact AES implementations in Xilinx FPGAs’, 27 September 2002, http://www.cs.berkeley.edu/nweaver/sfra/rijndael.pdf, accessed June 2005 [55] Zambreno, J., Nguyen, D., and Choudhary, A.: ‘Exploring area/ delay tradeoffs in an AES FPGA implementation’ Proc 14th Int Conf Field-Programmable Logic and its Applications, FPL 2004, Antwerp, Belgium, August–September 2004, pp 575–585 [56] Zhang, X., and Parhi, K.K.: ‘High-Speed VLSI architectures for the AES algorithm’, IEEE Trans VLSI Syst., 2004, 12 (9), pp 957–967 [57] Rivest, R.L.: ‘The MD5 message-digest algorithm’, RFC 1321 (MIT Laboratory for Computer Science and RSA Data Security, Inc., 1992) [58] National Institute of Standards and Technology.: ‘Secure hash standard’ Federal Information Processing Standards Publication (FIPS PUB) 180-2, August 2002, with changes, 25 February 2004, http://www.csrc.nist.gov/publications/fips/fips180-2/ fips1802withchangenotice.pdf, accessed June 2005 [59] Lien, R., Grembowski, T., and Gaj, K.: ‘A Gbit/s partially unrolled architecture of hash functions SHA-1 and SHA-512’ Proc Topics in Cryptology, CT-RSA 2004, The Cryptographers’ Track at the RSA Conf 2004, San Francisco, CA, USA, February 2004, pp 324–338 [60] National Institute of Standards and Technology.: ‘Digital signature standard (DSS), ‘Federal Information Processing Standards Publication (FIPS PUB) 186-2’, 27 January 2000 [61] Jaărvinen, K., Tommiska, M., and Skyttaă, J.: Hardware implementation analysis of the MD5 hash algorithm’ Proc 38th Hawai’i Int Conf System Sciences HICSS-38, Big Island, HI, USA, January 2005, p 298 91 Luận văn tốt nghiệp GVHD: PGS.TS Hoàng Trang [62] Cheung, O.Y.H., Tsoi, K.H., Wai Leong, P.H., and Leong, M.P.: ‘Tradeoffs in parallel and serial implementations of the interna- tional data encryption algorithm IDEA’ Proc Third Int Workshop on Cryptographic Hardware and Embedded Systems, CHES 2001, Paris, France, May 2001, pp 333–347 [63] Gonzalez, I., Lo´pez-Buedo, S., Go´mez, F.J., and Martı´nez, J.: ‘Using partial reconfiguration in cryptographic applications: an implementation of the IDEA algorithm’ Proc 13th International Workshop on Field-Programmable Logic and Applications (FPL’03), Lisbon, Portugal, September 2003, pp 194203 [64] Haămaălaăinen, A., Tommiska, M., and Skyttaă, J.: ‘8 Gigabits per second implementation of the IDEA cryptographic algorithm’ Proc 12th Int Conf Field-Programmable Logic and its Applications, FPL 2002, Montpellier, France, September 2002, pp 760–769 [65] Leong, M.P., Cheung, O.Y.H., Tsoi, K.H., and Leong, P.H.W.: ‘A bit-serial implementation of the international data encryption algorithm IDEA’ Proc IEEE Symp Field-Programmable Custom Computing Machines (FCCM’00), Napa Valley, CA, USA, April 2000, pp 122–131 [66] Mencer, O., Morf, M., and Flynn, M.J.: ‘Hardware software tri- design of encryption for mobile communication units’ Proc 1998 IEEE Int Acoustics, Speech, and Signal Processing, ICASSP ’98, Seattle, WA, USA, May 1998, Vol 5, pp 3045–3048 [67] Pan, Z., Venkateshwaran, S., Gurumani, S.T., and Wells, B.E.: ‘Exploiting fine-grain parallelism of IDEA using Xilinx FPGA’ Proc 16th Int Conf Parallel and Distributed Computing Systems (PDCS-2003), Reno, NV, USA, August 2003, pp 122–131 [68] Deepakumara, J., Heys, H.M., and Venkatesan, R.: ‘FPGA implementation of MD5 hash algorithm’ Proc Canadian Conf Electrical and Computer Engineering, CCECE 2001, Toronto, Canada, May 2001, Vol 2, pp 919–924 [69] Diez, J.M., Bojanic´, S., Stanimirovicc´, Lj., Carreras, C., and Nieto-Taladriz, O.: ‘Hash algorithms for cryptographic protocols: FPGA implementations’ Proc 10th Telecommunica- tions Forum, TELFOR’2002, Belgrade, Yugoslavia, November 2002 [70] Dominikus, S.: ‘A hardware implementation of MD4-family hash algorithms’ Proc 9th IEEE Int Conf Electronics, Circuits and Systems, ICECS 2002, Dubrovnik, Croatia, September 2002, Vol 3, pp 1143–1146 [71] Grembowski, T., Lien, R., Gaj, K., Nguyen, N., Bellows, P., Flidr, J., Lehman, T., and Schott, B.: ‘Comparative analysis of the hardware implementations of hash functions SHA-1 and SHA-512’ Proc 5th Int Conf Information Security, ISC 2002, Sao Paulo, Brazil, September–October 2002, pp 75–89 [72] Jaărvinen, K., Tommiska, M., and Skyttaă, J.: A compact MD5 and SHA-1 coimplementation utilizing algorithm simila- rities’ Proc Int Conf Engineering of 92 Luận văn tốt nghiệp GVHD: PGS.TS Hoàng Trang Reconfigurable Systems and Algorithms, ERSA’05, Las Vegas, NV, USA, June 2005, pp 48–54 [73] Kang, Y.K., Kim, D.W., Kwon, T.W., and Choi, J.R.: ‘An efficient implementation of hash function processor for IPSEC’ Proc IEEE Asia-Pacific Conf on ASIC, AP-ASIC 2002, Taipei, Taiwan, August 2002, pp 93–96 [74] McLoone, M., and McCanny, J.V.: ‘Efficient single-chip implementation of SHA-384 and SHA-512’ Proc 2002 Int Conf Field-Programmable Technology, FPT 2002, Hong Kong, China, December 2002, pp 311–314 [75] Ng, C.-W., Ng, T.-S., and Yip, K.-W.: ‘A uninified architecture of MD5 and RIPEMD160 hash algorithms’ Proc 2004 IEEE Int Symp on Circuits and Systems, ISCAS’04, Vancouver, British Columbia, Canada, May 2004, Vol 2, pp 889–892 [76] Selimis, G., Sklavos, N., and Koufopavlou, O.: ‘VLSI implementation of the keyed-hash message authentication code for the wireless application protocol’ Proc 2003 10th IEEE Int Conf Electronics, Circuits and Systems, ICECS 2003, Sharjah, United Arab Emirates, December 2003, Vol 1, pp 24–27 [77] Sklavos, N., Dimitroulakos, G., and Koufopavlou, O.: ‘An ultra high speed architecture for VLSI implementation of hash functions’ Proc 2003 10th IEEE Int Conf Electronics, Circuits and Systems, ICECS 2003, Sharjah, United Arab Emirates, December 2003, Vol 3, pp 990–993 [78] Ting, K.K., Yuen, S.C.L., Lee, K.H., and Leong, P.H.W.: ‘An FPGA based SHA-256 processor’ Proc 12th Int Conf Field-Programmable Logic and its Applications, FPL 2002, Montpellier, France, September 2002, pp 577–585 [79] Wang, M.-Y., Su, C.-P., Huang, C.-T., and Wu, C.-W.: ‘An HMAC processor with integrated SHA-1 and MD5 algorithms’ Proc Asia and South Pacific Design Automation Conf 2004, Yokohama, Japan, January 2004, pp 456–458 [80] Zibin, D., and Ning, Z.: ‘FPGA Implementation of SHA-1 algorithm’ Proc 2003 5th Int Conf ASIC, ASICON 2003, Beijing, China, October 2003, Vol 2, pp 1321–1324 [81] Altera Corporation: ‘Stratix II device handbook, volume 2’, http://www.altera.com/literature/hb/stx2/stratix2_handbook.pdf, May 2005 accessed June 2005 [82] C P · J Pelzl, Understanding Cryptography, Berlin: Springer , 2010 [83] M Dworkin, "COMPUTER SECURITY," National Institute of Standards and Technology Special Publication, 2007 [84] A Joux, Authentication Failures in NIST version of GCM, Natl Inst Stand Technol 93 Luận văn tốt nghiệp GVHD: PGS.TS Hoàng Trang [Web page], http://www.csrc.nist.gov/groups/ST/toolkit/BCM/documents/comments/80038_Series-Drafts/GCM/Joux_comments.pdf [85] NIST Special Publication 800-38A, 2001 ED, Version 1, Recommendation for Block Cipher Modes of Operation—Methods and Techniques, December 2001, Natl Inst Stand Technol [Web page], http://www.csrc.nist.gov/publications/nistpubs/800-38a/ sp800-38a.pdf [86] D McGrew, J Viega, The Galois/Counter Mode of Operation (GCM), Natl Inst Stand Technol [Web page], http://www.csrc.nist.gov/groups/ST/toolkit/BCM/documents/ proposedmodes/gcm/gcm-revised-spec.pdf, May 31, 2005 [87] National Institute of Standards and Technology and Communications Security Establishment, Implementation Guidance for FIPS Pub 140-2 and the Cryptographic Module Validation Program, Natl Inst Stand Technol [Web page], http://csrc.nist.gov/ groups/STM/cmvp/documents/fips140-2/FIPS1402IG.pdf [88] K V a D L R V Arun, "Implementation of AES-GCM encryption algorithm for high performance and low power architecture Using FPGA," International Journal of Research and Applications, vol 1, no 3, pp 120-131, 2014 [89] "Helion Technology," Helion Technology Limited, 25 2011 [Online] Available: https://www.heliontech.com/downloads/aes_gcm_8bit_xilinx_datasheet.pdf [90] R F Hifn, "Making the Gigabit IPsec VPN Architecture Secure," IEEE Computer Society, 2004, pp 54 - 60 94 ... Điện tử Mã số : 60520203 I TÊN ĐỀ TÀI: NGHIÊN CỨU, THIẾT KẾ IPSEC TRÊN NỀN TẢNG FPGA II NHIỆM VỤ VÀ NỘI DUNG: + Tìm hiểu khái niệm lý thuyết về IPsec + Nghiên cứu giải thuật mã hóa xác thực... kiến trúc IPsec dựa tảng FPGA 52 3.4.1 Khảo sát cấu hình FPGA 52 3.4.2 Khảo sát hiệu Ipsec AES -GCM thực FPGA tham khảo 53 3.5 Các kiểu kiến trúc bảo mật xây dựng tảng IPsec. .. hệ thống thiết kế Thiết kế xây dựng phần cứng cấp độ RTL dựa ngôn ngữ lập trình Verilog Viết testbench cho thiết kế tiến hành tổng hợp mô phỏng Tổng hợp thực nghiệm chạy kit FPGA Aller