Phát hiện Trojan phần cứng sử dụng kỹ thuật phân tích đặc tính độ trễ đường truyền tín hiệu

Trojan phần cứng (HT: Hardware Trojan) khi được chèn vào các mạch tích hợp có thể thực hiện nhiều tác vụ nguy hiểm như từ chối dịch vụ, gây mất hoặc sai lệnh thông tin. Vì vậy, phát hiện HT là một trong những nhiệm vụ quan trọng của bảo mật phần cứng. Bài báo này trình bày một giải pháp phát hiện HT sử dụng kỹ thuật phân tích kênh bên dựa trên việc xác định tần số ứng với trễ đường truyền tín hiệu. Kết quả khảo sát chỉ ra rằng giải pháp được đề xuất cho phép phát hiện HT có kích thước bằng 0,2% so với thiết kế chính với độ phân biệt về tần số là 0,016 MHz.

Phát Trojan phần cứng sử dụng kỹ thuật phân tích đặc tính độ trễ đường truyền tín hiệu Trần Thái Hà, Hoàng Văn Phúc Đỗ Thành Quân Khoa Vô tuyến điện tử, Đại học Kỹ thuật Lê Quý Đơn, số 236 Hồng Quốc Việt, Hà Nội Email: hathaitran@lqdtu.edu.vn sử dụng 20 đường truyền với sai số 0,01 ns, tỉ lệ phát Trojan 80 % Tuy nhiên, báo cáo phân tích cung cấp thông tin trễ từ đầu vào đến đầu [6] Do vậy, phương pháp chưa có tính mềm dẻo, đặc biệt thiết kế có sử dụng đến giao thức truyền nhận liệu Trong báo này, đề xuất áp dụng giải pháp phát Trojan phần cứng, kỹ thuật phân tích đặc tính trễ đường truyền tín hiệu Ở đây, giải pháp tính đến ảnh hưởng sai khác khoảng cách điểm đường truyền Thông thường, tần số hệ thống (xung nhịp clk) lựa chọn cho không phát sinh lỗi trình làm việc Tuy nhiên, chế độ kiểm tra, điều chỉnh clk theo hướng tăng dần, thu giá trị tới hạn mà bắt đầu xuất lỗi Thực so sánh giá trị tới hạn với tham chiếu gốc đo kiểm lưu sở liệu, sở để phát HT thiết kế sử dụng Phần lại báo tổ chức sau: Nguyên lý hoạt động thiết kế đề xuất trình bày phần II Nội dung phần III giới thiệu bước xây dựng sở liệu dùng để phát Trojan phần cứng Các kết khảo sát tổng hợp phần IV Cuối cùng, phần V kết luận tính khả thi giải pháp đề xuất Abstract— Trojan phần cứng (HT: Hardware Trojan) chèn vào mạch tích hợp thực nhiều tác vụ nguy hiểm từ chối dịch vụ, gây sai lệnh thơng tin Vì vậy, phát HT nhiệm vụ quan trọng bảo mật phần cứng Bài báo trình bày giải pháp phát HT sử dụng kỹ thuật phân tích kênh bên dựa việc xác định tần số ứng với trễ đường truyền tín hiệu Kết khảo sát giải pháp đề xuất cho phép phát HT có kích thước 0,2% so với thiết kế với độ phân biệt tần số 0,016 MHz Keywords- Kỹ thuật phân tích kênh bên, Trojan phần cứng, trễ đường truyền tín hiệu I GIỚI THIỆU Trojan phần cứng (HT: Hardware Trojan) loại phần cứng độc hại nhúng vào mạch tích hợp số cổng logic hoạt động điều kiện kích hoạt thỏa mãn Khác với gián điệp phần mềm tiến hành gỡ bỏ, làm bị phát hiện, HT bị loại bỏ công nghệ xử lý, sửa chữa cài đặt lại phần cứng thiết bị bị nhiễm, nhiên phương pháp có chi phí lớn [1, 2] Trong phương pháp phát HT, kỹ thuật phân tích kênh bên (SCA: Side Channel Analysis) tập trung nghiên cứu có nhiều ưu điểm bật so với phương pháp khác SCA dựa phân tích kênh bên thực so sánh tham số mô hình có HT với mơ hình tham chiếu gốc (khơng có HT) Các tham số quan sát chia thành hai nhóm: lượng (dịng điện, điện tiêu thụ, lượng phát xạ ) độ trễ đường truyền tín hiệu Ưu điểm SCA dựa độ trễ đường truyền tín hiệu khả phát HT trường hợp mà HT chưa kích hoạt HT có kích thước lớn phương pháp hiệu đơn giản hóa q trình kiểm tra [3] Trong [4], nhóm tác giả xây dựng “vân tay” (“fingerprint”) vi mạch cách tạo vector kiểm tra để đo đạc trễ đường truyền, với HT có diện tích chiếm 0,36% tổng diện tích mạch tỉ lệ phát Trojan 36% Nhược điểm kỹ thuật việc đo đạc tất trễ đường truyền mạch có thiết kế phức tạp, nhiều cổng vào/ra khó khăn địi hỏi thời gian xử lý Một phương án khác đề xuất dựa báo cáo phân tích trễ đường truyền tín hiệu sử dụng cơng cụ gói phần mềm thiết kế chuyên dụng [5], k đường truyền ngắn làm so sánh hai mơ hình Kết rằng, với việc II THIẾT KẾ ĐỀ XUẤT A Nguyên lý hoạt động thiết kế đề xuất Trong giải pháp đề xuất, yêu cầu thao tác trích xuất liệu, theo dõi trình thay đổi mức logic ghi có thiết kế Các phần mềm hỗ trợ thiết kế hãng tiếng Xilinx, Altera có lõi (core) hỗ trợ chức này, nhiên trình sử dụng dạng giao diện người dùng Chẳng hạn, lõi ILA (Integrated Logic Analyzer: Phân tích logic tích hợp) nghiên cứu tích hợp sẵn công cụ ChipScope Xilinx, phù hợp với thiết kế yêu cầu kiểm tra, đánh giá thay đổi logic theo điểm riêng biệt Hạn chế ILA điều khiển truy xuất liệu thông qua ngôn ngữ TCL giống core khác ChipScope CseJtag, CseFpga, CseCore, CseVIO [7] Chính vậy, mơ hình đề xuất, nhóm tác giả sử dụng ILA_tiny cách thiết kế lại ILA với tính rút gọn so với nguyên gốc cơng cụ ChipScope Xilinx Q trình truyền nhận liệu sử dụng giao thức UART 29 Hình thể thiết bị sử dụng mơ hình đánh giá tính khả thi phương pháp PC giữ vai trò điều khiển trung tâm, thay đổi mức tần số máy phát sóng chuẩn, đồng thời nhận liệu mong muốn gửi từ bo mạch kiểm tra Điều kiện phương trình (1) kiểm tra tín hiệu đầu vào enable từ UART_control đưa đến có mức tích cực cao Tại đầu ILA_tiny, tín hiệu capture_done đưa lên mức cao để UART_control thực truyền liệu mong muốn capture_data Kết thúc q trình truyền, dựa tín hiệu xóa clear, ILA_tiny đưa trạng thái khởi tạo sẵn sàng cho chu trình Máy phát sóng chuẩn Board kiểm tra B Lưu đồ thuật tốn chương trình khảo sát Lưu đồ thuật tốn Chương trình khảo sát minh họa Hình Các tham số khởi tạo ban đầu bao gồm: m : tổng số điểm cần kiểm tra, m 128 ; i : số điểm kiểm tra, mặc định i ; j : số điểm kiểm tra tức thời, mặc định j ; Máy tính/ PC f : tần số bắt đầu trình kiểm tra, chắn chưa xuất lỗi; 'f : giá trị bước thay đổi tần số lớn nhất, mặc định 'f 4,096 MHz ; 'f : bước thay đổi tần số trình khảo sát G f : giá trị bước thay đổi tần số nhỏ nhất, mặc định G f 0, 016 MHz Hình Các thiết bị sử dụng mơ hình đánh giá Hình minh họa sơ đồ liên kết tín hiệu thiết kế đề xuất, thiết kế (Main design) mã hóa AES 128 bit Các tín hiệu u cầu cần phải có ILA bao gồm: - Conditions: n  bits, điều kiện kiểm tra ( n 0, 1, , 127 ); - TriggerPorts: n  bits, điểm tham chiếu; - DataPorts: m  bits, điểm lấy liệu cần khảo sát Dữ liệu mong muốn giá trị DataPorts thời điểm điều kiện sau thỏa mãn: (1) TriggerPorts Condititons BEGIN m, Δf = Δf0 f=f0 , i = FPGA Key_AES INIT UART_interface 128 Msg_AES AES_128 UART_RX 128 (MainDesign) RX_DV Cipher_AES RX_DV RX_Byte 128 i=m? rx_in RX_Byte RX_Serial clk_ext conditions False clk 128 TriggerPort conditions enable g_CLKS_PER_BIT UART_control TX_Active Change Freq (result: f, Δf ) UART_TX TX_Active Capture_done DataPort ILA_tiny 128 TX_Done TX_Done tx_out TX_Byte captureData TX_Byte TX_Serial TX_DV 128 RF_OUT fout = f TX_DV clear clk clk_ext g_CLKS_PER_BIT clk_ext clk_int True clk_int clk_int Check Points (result: i , j) Hình Sơ đồ liên kết tín hiệu thiết kế đề xuất Do khác xung nhịp làm việc UART_control (tần số cố định clk_int) ILA_tiny (tần số thay đổi clk_ext từ máy phát sóng chuẩn, trùng tần số làm việc thiết kế chính), tín hiệu liên kết hai components phải mở rộng xung trước truyền sang khối lại Các byte liệu điều khiển từ PC truyền nối tiếp qua rx_in, xử lý UART_RX gửi sang UART_control Quá trình ngược lại, liệu mong muốn phân tách thành byte, từ UART_TX truyền nối tiếp qua tx_out đến PC Save to file END Hình Lưu đồ thuật tốn Chương trình khảo sát 30 Chương trình khảo sát phân chia thành chương trình sau: - Change_Freq chương trình thay đổi tần số, xác định cặp giá trị tần số phát bước tần thay đổi ( f , 'f ) Căn vào j (số điểm kiểm tra tức thời), chương trình lựa chọn bước tần tương ứng với trình điều chỉnh thô (Coarse_step) điều chỉnh tinh (Fine_step) Giá trị thể tần số phát đưa đến chương trình RF_OUT - RF_OUT chương trình điều khiển máy phát sóng chuẩn Sau kết nối với máy phát sóng chuẩn (phụ thuộc giao thức gói kết nối hỗ trợ), giá trị thể tần số mức tín hiệu gửi từ PC đến máy phát - Check Points chương trình phát lỗi Ở tần số, PC gửi lệnh capture_en, sau nhận đủ số bít liệu mong muốn capture_data Thao tác lặp lại 20 lần Thực so sánh bit (từng điểm) capture_data với liệu tham chiếu, có 10 lần khác trình điều chỉnh tinh định điểm kiểm tra bị lỗi Sau toàn m điểm kiểm tra, kết đo lưu vào sở liệu để sử dụng cho trình phát Trojan phần cứng III Bảng Q trình biến đổi vịng Trạng thái Sử dụng Msg_0 5a a6 04 4e 00 11 22 33 5a b7 26 7d be a9 f7 ff be 56 3b 66 c0 39 34 78 c0 39 34 78 00 00 00 00 Msg (Trạng thái khởi tạo) Key (Khởi tạo khóa) S0 (Đầu vào Round 1) Đầu bước SubBytes Đầu bước ShiftRows Đầu bước MixColumns XÂY DỰNG CƠ SỞ DỮ LIỆU Thiết kế đánh giá mã hóa AES 128 bit (AES_128) [8] Hình AES_128 sử dụng Key để thực mã hóa rõ Msg, sau 10 vòng (round) nhận giá trị mã Cipher đầu Quá trình khảo sát đánh giá sai khác khoảng cách điểm q trình truyền lan tín hiệu vòng Lựa chọn vòng để khảo sát hồn tồn ngẫu nhiễn, mơ hình đề xuất nhóm tác giả thực đánh giá vịng Khi tín hiệu đầu vào đầu vịng khảo sát S0 S1 Để đảm bảo tính đồng q trình chuyển đổi mức tín hiệu, Key giữ cố định, Msg lựa chọn cặp giá trị Msg_0 Msg_1 tương ứng với đầu S1 toàn bit toàn bit (Bảng 1) Msg_0 dùng để thiết lập giá trị khởi tạo cho ghi tín hiệu có bên mã hóa AES Đối với ILA_tiny, đầu vào Conditions có giá trị Msg_1 Như vậy, thay đổi Msg_0 sang Msg_1 điều kiện phương trình (1) thỏa mãn Sau xung nhịp, S2 chứa tồn bit - liệu mong muốn capture_data Các đầu vào AES lựa chọn sau: Đầu bước AddRoundkey S1 (Đầu vào Round 2) state 128 + 96 ca e3 45 88 99 aa bb 1e 53 49 fe 72 ed 3b bb 72 9a f7 aa 0c f5 f8 b4 0c f5 f8 b4 00 00 00 00 57 ea c8 2c cc dd ee ff 9b 37 26 d3 14 9a f7 66 14 a9 b3 bb c0 28 16 4b c0 28 16 4b 00 00 00 00 f8 a8 9d 61 00 11 22 33 f8 b9 bf 52 41 56 08 00 41 a9 c4 99 3f c6 cb 87 c0 39 34 78 ff ff ff ff 5f e2 3b 9a 44 55 66 77 1b b7 5d ed af a9 4c 55 af 12 08 00 7b 93 ad f0 84 6c 52 0f ff ff ff ff 3c a0 22 3d 88 99 aa bb b4 39 88 86 8d 12 c4 44 8d 65 08 55 f3 0a 07 4b 0c f5 f8 b4 ff ff ff ff f0 61 51 06 cc dd ee ff 3c bc bf f9 eb 65 08 99 eb 56 4c 44 3f d7 e9 b4 c0 28 16 4b ff ff ff ff AES_128 s0 key 128 28 ec 2d 15 44 55 66 77 6c b9 4b 62 50 56 b3 aa 50 ed f7 ff 84 6c 52 0f 84 6c 52 0f 00 00 00 00 Sử dụng Msg_1 k0 expand_key_128 k0 8'h1 a1 k8 8'h1b a9 k9 8'h36 a10 one_round k0b k1 k0b s0 r1 k8b s8 r9 s1 k8b k9 s1_out 128 clk s9 Final_round Key = "00112233445566778899aabbccddeeff" Msg_0= "5aa6044e28ec2d1596cae34557eac82c" Msg_1= "f8a89d615fe23b9a3ca0223df0615106" Tần số giới hạn ứng với bit S1 lưu lại sau phép đo Biểu diễn với mô hình tốn học, kết thể dạng vector hàng, phần tử tần số tương ứng với bit S1 Quá trình khảo sát thực N lần Cuối cùng, bảng số liệu tập hợp kết đo thể dạng ma trận f có kích thước N u128 k9b s9 k9b r10 out sout 128 Hình Sơ đồ khối mã hóa AES_128 f 31 ê f0 ô ằ ô f1 ằ ô ằ ô ằ ơf N 1 ẳ ê f 0.0 ô f ô 1.0 ô ô f N 1.0 f 0.1.1 f1.1.1 f N 1.1 f 0.0.127 º f1.1.127 »» » » f N 1.127 1.1 ¼ (2) - Thay đổi biểu thức hàm logic LUT_A cho với tổ hợp có in_1 in_2 khơng làm cho HT bị kích hoạt kiểm tra, tín hiệu đầu out_A tổ hợp logic net_1, net_2; - Lựa chọn ngẫu nhiễu LUT sử dụng Round dư chân đầu vào, ký hiệu LUT_B chân chưa sử dụng in_B (Hình 5); - Kết nối out_A với in_B, thay đổi biểu thức hàm logic LUT_B cho không làm thay đổi giá trị out_B Trong đó: f i : vector hàng kích thước u 128 , kết đo lần khảo sát thứ i f i j : phần tử hàng i , cột j thể tần số giới hạn ứng với bit thứ j S1 lần khảo sát thứ i Từ bảng số liệu, xác định tham số thống kê phép đo Cặp giá trị ( P j , V j ) cho điểm riêng biệt sở để phát tính toàn vẹn thiết kế, đây: - Giá trị kỳ vọng: μ > P0 N Pj - Giá tr phng sai: êơV 02 V 2j IV N P12 127 @ P1 N 1 ¦f N 1 ¦ f i i j (3) net_2 (4) i j LUT_A in_1 out_A in_2 i º V12 127 ¼ V12 net_1  Pj (5) LUT_B in_B (6) Round KẾT QUẢ KHẢO SÁT Trong kỹ thuật phân tích kênh bên SCA, tham số đánh giá mơ hình có HT so sánh với mơ hình tham chiếu gốc (khơng có HT) Như vậy, trình thực thi HT vào thiết kế gốc phải đảm bảo yêu cầu khác biệt nhỏ Chip Planner phần mềm Quartus II hay FPGA Editor có ISE/Vivado hai công cụ cho phép thực thi HT mà không làm thay đổi việc định tuyến Để thuận tiện việc tra cứu bước quy trình thiết kế FPGA, nhóm tác giả giữ nguyên thuật ngữ tiếng Anh Dưới bước để thực thi HT sử dụng công cụ FPGA Editor: 1) Synthesize, Translate, Map, Place & Route mạch nguyên gốc 2) Thu nhận file NCD chứa thông tin định tuyến tài nguyên logic sử dụng thiết kế mơ hình tham chiếu gốc 3) Mở thay đổi file NCD công cụ FPGA Editor, thực thi HT LUT slice chưa sử dụng chip FPGA, thao tác thực thủ công câu lệnh 4) Tạo file cấu hình cho hai trường hợp có khơng có HT FPGA Editor Trong trường hợp thực thi HT làm sai lệch thông tin, việc phát HT tương đối đơn giản dựa vào việc kiểm tra bit S1 không đồng Tuy nhiên, việc phát HT khó khăn nhiều với trường hợp HT có kích thước nhỏ, q trình kiểm tra lại khơng bị kích hoạt Sử dụng FPGA Editor thay đổi thiết kế nguyên gốc tập trung vào trường hợp thứ hai Thực thi HT bước thứ cụ thể hóa sau: - Lựa chọn ngẫu nhiên LUT chưa sử dụng, ký hiệu LUT_A; - Lựa chọn ngẫu nhiên dây tín hiệu liên quan tới Round 1, giả sử chọn net_1 net_2 đưa đến in_1 in_2 LUT_A; out_B Hình Thực thi HT sử dụng FPGA Editor Ở đây, net_1 net_2 chọn S0[126] S0[125] Hàm logic LUT_A cổng OR Theo Bảng 1, với Msg_0 cặp giá trị (net_1; net_2) (1; 0); tương ứng (1; 1) trường hợp Msg_1 Như in_B nhận mức logic Biểu thức hàm logic LUT_B theo phương trình (7a): (7a) out _ B f ( B) Khi có thêm tín hiệu vào in_B, để khơng làm thay đổi giá trị out_B, biểu thức (7a) điều chỉnh lại: (7b) out _ B f ( B) AND in _ B Quá trình khảo sát sử dụng board kiểm tra Sakura-G, máy phát sóng chuẩn SMBV100A hãng Rohde&Schwarz [9, 10] Chương trình kiểm tra viết ngôn ngữ Python Dựa thông tin tài nguyên logic sử dụng công cụ FPGA Editor, thiết kế gốc thiết kế chứa HT có kích thước 626 627 Như vậy, HT chiếm 0,2% kích thước so với mạch gốc Bảng kết tần số giới hạn 128 bit S1 sau 10 lần thử Lưu ý rằng, lần thử, tần số thực 20 phép đo để nhận liệu mong muốn Thực so sánh bit (từng điểm) capture_data với liệu tham chiếu, có 10 lần khác đồng thời trình điều chỉnh tinh định tần số giới hạn cần tìm Dựa kết tính tốn từ cơng thức (4) (6), thực so sánh cặp giá trị ( P j , V j ) tần số giới hạn với giá trị sở liệu, có khác biệt kết luận thiết kế kiểm tra bị chèn HT Các kết minh họa Hình 6, cho thấy khả phát HT phương án đề xuất, nhiên khác biệt tần số giới hạn tương đối nhỏ Do đó, để tăng khả 32 phân biệt cần yêu cầu bước thay đổi chương trình điều khiển tần số máy phát sóng chuẩn phải đủ nhỏ Một tiêu chí khác cần quan tâm, chi phí chung tích hợp thêm ILA_tiny khơng cố định, phụ thuộc vào thiết kế sử dụng Với AES_128, chi phí chung khoảng 8% mức tương đối phù hợp [11] Tăng khả phân biệt giảm chi phí chung hướng phát triển nghiên cứu Bảng Tần số giới hạn S1[126] S1[127] (MHz) Lần thử 10 Pj Vj a) S1[126] Khơng có Có HT HT 356,569 357,119 356,319 357,097 357,156 357,100 356,513 357,150 356,514 357,482 356,568 357,409 357,409 357,381 357,281 357,378 357,005 357,474 356,622 357,059 356.795 357.264 0.36 0.164 V S1[127] Khơng có Có HT HT 358,808 359,357 358,619 359,365 359,267 359,433 358.813 359,390 358.813 359,717 358.742 359,582 359.615 359,760 359.487 359,645 359.162 359,618 358.972 359,248 359.029 359.511 0.319 0.164 KẾT LUẬN Các kết khảo sát thể tính khả thi giải pháp đề xuất sử dụng kỹ thuật SCA dựa xác định tần số ứng với trễ đường truyền tín hiệu Tuy nhiên, cần lưu ý yêu cầu sử dụng kỹ thuật SCA, điều kiện tiến hành khảo sát phải giữ nguyên biến đổi vô nhỏ, chẳng hạn nguồn cung cấp, nhiệt độ thí nghiệm, độ ổn định tần số Trong nghiên cứu tiếp theo, khảo sát yếu tố để đạt hiệu cao phát Trojan phần cứng TÀI LIỆU THAM KHẢO b) [1] Swarup Bhunia,Mark M Tehranipoor, “The Hardware Trojan War: Attacks, Myths, and Defenses,” Springer, pp 15-51, 2018 [2] Xuan-Thuy Ngo, Van-Phuc Hoang and Han Le Duc, “Hardware Trojan threat and its countermeasures,” NAFOSTED Conference on Information and Computer Science, pp 36-51, 2018 [3] Hao Xue, Saiyu Ren, “Hardware Trojan detection by timing measurement theory and implementation,” Microelectronics Journal, vol 77 , pp 16-25, 2018 [4] Y Jin and Y Makris, “Hardware Trojan detection using path delay fingerprint,” IEEE Int Workshop Hardware-Oriented Security and Trust, 2008, pp 51-57, IEEE, 2008 [5] A Amelian and S.E Borujeni, “A Side-Channel Analysis for Hardware Trojan detection based on Path Delay Measurement,” Journal of Circuits, Systems, and Computers Vol 27, No 9, (2018) [6] Xilinx, “Timing Closure User guide,” UG612 (v13.3) October 19, 2011 [7] Xilinx, LogiCORE IP ChipScope Pro Integrated Logic Analyzer (ILA) (v1.04a), DS299, June 2011 [8] Trojan Benchmarks, AES-T1500, https://www.trust-hub.org/resource /benchmarks/AES/AES-T1500.zip [9] Sakura-G specification ver 1.0, http://satoh.cs.uec.ac.jp/SAKURA /hardware/SAKURA-G_Spec_Ver1.0_English.pdf [10] Rohde&Schwarz, R&S SMBV100A Vector Signal Generator Operating Manual, 2017 [11] L Jie, J Lach, “At-speed delay characterization for IC authentication and Trojan Horse detection,” IEEE Int Workshop Hardware-Oriented Security and Trust, 2008, pp 8-14, IEEE, 2008 Hình Hàm phân bố tần số giới hạn tương ứng với trễ đường truyền tín hiệu Bảng Tần số giới hạn S1[0] S1[1] (MHz) Lần thử 10 S1[0] Khơng có Có HT HT 416,970 417,513 417,225 417,587 417,102 417,442 417,098 417,472 417,095 418,066 416,960 417,882 417,630 418,002 417,789 417,834 416,971 417,852 417,500 417,404 S1[1] Không có Có HT HT 418,438 418,902 418,311 418,960 418,444 418,991 418,183 419,115 418,433 419,329 418,492 419,320 419,035 419,376 419,068 419,110 418,265 419,081 419,107 418,760 Pj 417,234 417,705 418,577 419,094 Vj 0,282 0,234 0,334 0,189 33 ... LUẬN Các kết khảo sát thể tính khả thi giải pháp đề xuất sử dụng kỹ thuật SCA dựa xác định tần số ứng với trễ đường truyền tín hiệu Tuy nhiên, cần lưu ý yêu cầu sử dụng kỹ thuật SCA, điều kiện tiến... ngẫu nhiên LUT chưa sử dụng, ký hiệu LUT_A; - Lựa chọn ngẫu nhiên dây tín hiệu liên quan tới Round 1, giả sử chọn net_1 net_2 đưa đến in_1 in_2 LUT_A; out_B Hình Thực thi HT sử dụng FPGA Editor... Sau toàn m điểm kiểm tra, kết đo lưu vào sở liệu để sử dụng cho trình phát Trojan phần cứng III Bảng Quá trình biến đổi vòng Trạng thái Sử dụng Msg_0 5a a6 04 4e 00 11 22 33 5a b7 26 7d be a9