THIẾT KẾ GIAO TIẾP NGOẠI VI

Chương trước đã trình bày các khái niệm, định nghĩa của thiết bị chuyển mạch lớp 2 đồng thời tính toán các yêu cầu kỹ thuật để có thể lựa chọn công nghệ thiết kế phù hợp. Chương này sẽ tập trung trình bày về phần giao tiếp ngoại vi của thiết kế switch layer 2, cụ thể bao gồm trình bày về các giao diện vật lý, chi tiết thiết kế mạch in và các yêu cầu kỹ thuật căn bản. Chương này cũng trình bày về các giao tiếp chuẩn giữa chip vật lý và phần FPGA cũng như các khối thiết kế số có nhiệm vụ truyền nhận dữ liệu giữa lõi chuyển mạch và các đường truyền vật lý, còn gọi là các khối điều khiển truy cập đường truyền (Media Access Controller – MAC). Việc kiểm tra mạch, kiểm tra các cổng kết nối dựa trên TEMAC IP Core (TriMode Ethernet MAC Intellectual Property Core) cũng được trình bày ở chương này.45 3.1 Giao tiếp giữa cổng Ethernet và chip vật lý Hình 3.1 là mô hình điển hình giao tiếp từ đường truyền vật lý MDI (Media Dependent Interface) tới chip giao tiếp Ethernet PHY (Physical Ethernet IC).

44 CHƯƠNG THIẾT KẾ GIAO TIẾP NGOẠI VI Chương trước trình bày khái niệm, định nghĩa thiết bị chuyển mạch lớp đồng thời tính tốn yêu cầu kỹ thuật để lựa chọn công nghệ thiết kế phù hợp Chương tập trung trình bày phần giao tiếp ngoại vi thiết kế switch layer 2, cụ thể bao gồm trình bày giao diện vật lý, chi tiết thiết kế mạch in yêu cầu kỹ thuật Chương trình bày giao tiếp chuẩn chip vật lý phần FPGA khối thiết kế số có nhiệm vụ truyền nhận liệu lõi chuyển mạch đường truyền vật lý, gọi khối điều khiển truy cập đường truyền (Media Access Controller – MAC) Việc kiểm tra mạch, kiểm tra cổng kết nối dựa TEMAC IP Core (Tri-Mode Ethernet MAC Intellectual Property Core) trình bày chương 45 3.1 Giao tiếp cổng Ethernet chip vật lý Hình 3.1 mơ hình điển hình giao tiếp từ đường truyền vật lý MDI (Media Dependent Interface) tới chip giao tiếp Ethernet PHY (Physical Ethernet IC) Cổng quang Bộ chuyển đổi quang - SFP Bộ chuyển đổi RJ45 - SFP Bộ biến đổi quang điện SFP PHY SFP RJ45 Biến áp Hình 3.1 Mơ hình giao tiếp cổng Ethernet chip vật lý Trong đó: RJ45: Cổng kết nối cáp xoắn đôi SFP1: Viết tắt Small Form Factor pluggable transceiver, có nghĩa cổng truyền nhận đa kích thước nhỏ, hỗ trợ tất kết nối thông qua chuyển đổi riêng biệt quang – SFP RJ45 – SFP Cổng quang: Cổng kết nối cáp quang Biến áp: Cách ly đặc tính điện chiều dây dẫn mạch điện, biến đổi tín hiệu phù hợp với đầu vào chip PHY Bộ biến đổi quang điện: Biến đổi tín hiệu quang thành tín hiệu điện để đưa mạch điện Chip PHY: Chip vật lý biến đổi tín hiệu từ mơi trường vật lý lên lớp cao Trong đồ án sử dụng thuật ngữ SFP thay cho cổng truyền nhận đa 46 Các giao diện kết nối cổng vật lý đến chip vật lý gọi giao diện phụ thuộc vào môi trường MDI, thường sử dụng cặp vi sai để truyền liệu (Hình 3.2) TX+ TX- SFP RX+ RX- PHY RJ45 MX1+ MX1MX2+ MX2MX3+ MX3MX4+ MX4- Biến áp TDT1+ TDT1TDT2+ TDT2TDT3+ TDT3TDT4+ TDT4- PHY a) Giao diện kết nối SFP đến chip vật lý b) Giao diện kết nối RJ45 đến chip vật lý Hình 3.2 Giao diện kết nối cổng vật lý đến chip vật lý Tín hiệu vi sai sử dụng hai tín hiệu bổ sung, kỹ thuật gửi tín hiệu cặp đường truyền, chênh lệch điện áp cặp dây đưa mức logic tín hiệu cần truyền Ưu điểm sử dụng cặp vi sai truyền xa chống nhiễu tốt Khi có nhiễu ảnh hưởng đến hai dây cặp, mà phía nhận tín hiệu phát chênh lệch điện áp hai tín hiệu (Hình 3.3) Xung đầu Xung đầu vào Bộ trừ Nguồn Nhiễu Nguồn Xung đầu Bộ trừ Hình 3.3 Đặc điểm cặp tín hiệu vi sai truyền nhận Ví dụ cáp xoắn đồng chế độ 10 Mbps sử dụng mã Manchester Mã Manchester theo chuẩn IEEE 802.3 mã hố bit thành tín hiệu có mức điện áp chuyển từ cao xuống thấp bit, mã hố bit thành tín hiệu có mức điện áp 47 chuyển từ thấp lên cao [16] Hình 3.4 ví dụ mã hố Manchester cách tryền cặp dây xoắn Clock Dữ liệu 1 0 1 1 0 Manchester (IEEE 802.3) Tín hiệu truyền cặp vi sai TX+ TX- Hình 3.4 Mã hố Manchester Ví dụ cổng vật lý RJ45 sử dụng chip vật lý như: RTL8211E/RTL8211EG [26] tích hợp, hỗ trợ ba tốc độ 10/100/1000 Mbps AR8031 [9], AR8035 [10], AR8033 [25] hỗ trợ ba tốc độ 10/100/1000 Mbps Bên cạnh chip vật lý hỗ trợ cho đơn cổng cịn có chip vật lý hỗ trợ nhiều đầu RTL8218B [27], 88E1111 [19]… 3.2 Giao tiếp chip vật lý FPGA Do có nhiều phương tiện truyền dẫn Ethernet cáp đồng trục, cáp xoắn đơi đồng, cáp quang cần có chuẩn giao tiếp đồng với phương tiện truyền dẫn để dễ dàng thay đổi giao diện vật lý mà không cần thay đổi phần cứng MAC Do MAC sử dụng với giao diện lớp vật lý mà không phụ thuộc vào phương tiện truyền dẫn Các giao diện giao tiếp chip vật lý FPGA gồm có giao diện MII, RMII, GMII, RGMII, SGMII Giao diện MII Giao diện MII điều khiển truy cập phương tiện truyền dẫn (MAC) lớp vật lý (PHY) khác Giao diện MII nằm lớp vật lý lớp liên kết liệu đóng vai trị trung gian giao diện người dùng giao diện vật lý, không phụ thuộc vào phương tiện truyền dẫn (Hình 3.5) Mục đích giao diện cung cấp kết nối đơn giản, dễ thực MAC PHY, hỗ trợ tốc độ truyền lên tới 100 Mbps 48 Mơ hình OSI Lớp ứng dụng (Application layer) Lớp trình bày (Presentation layer) Các lớp cao Lớp phiên (Session layer) Điều khiển liên kết logic máy trạm MAC khác Lớp vận chuyển (Transport layer) Bộ điều khiển truy cập môi trường(MAC-Medium Access Control) Điều khiển MAC (tuỳ chọn) Trung hoà Lớp mạng (Network layer) Trung hoà MII/GMII MII PCS PLS Lớp liên kết liệu (Data link layer) PMA AUI { PMD PMA MAU Lớp vật lý (Physical layer) } PHY MDI MDI Môi trường Mơi trường 10 Mbps 100 Mbps, Gbps Hình 3.5 Vị trí MII mơ hình OSI [18] Các tín hiệu kết nối PHY MAC giao thức MII mơ tả Hình 3.6 EMAC MAC TXCLK TXD[3:0] TXEN 2.5 MHz, 25 MHz COL CRS RXCLK PHY RXD[3:0] Biến áp MDIO RX_DV RJ-45 MDC Hình 3.6 Sơ đồ tín hiệu sử dụng giao diện MII PHY MAC Trong đó: PHY: Chip vật lý kết nối với cổng Ethernet cụ thể hình RJ45 thông qua biến áp Hoạt động với xung nhịp tần số 2.5 MHz 25 MHz MAC: Bộ xử lí tín hiệu người dùng bao gồm giao diện điều khiển MDIO giao diện biến đổi MII – MAC 49 Tín hiệu phía truyền: Gồm tín hiệu đồng (TXCLK), bốn tín hiệu liệu (TXD), tín hiệu cho phép truyền (TXEN) Tín hiệu phía nhận: Gồm tín hiệu đồng (RXCLK), bốn tín hiệu liệu (RXD), tín hiệu thơng báo có liệu (RXDV), tín hiệu thơng báo lỗi (RXER), tín hiệu phát sóng mang (CRS), tín hiệu phát xung đột (COL) Giao diện điều khiển sử dụng MDIO: bao gồm tín hiệu đồng MDC tín hiệu liệu MDIO Dưới đặc tính thời gian q trình truyền gói tin từ MAC đến PHY giao diện MII (Hình 3.7) Hình 3.7 Đặc tính thời gian chu kỳ truyền liệu MII [26] Trong đó: TXCLK : Tín hiệu đồng cho việc truyền liệu TXD[0:3] : tín hiệu liệu TXEN : Tín hiệu thơng báo truyền liệu VI H(min) : Mức điện áp cao tối thiểu [V] VI L(max) : Mức điện áp thấp tối thiểu [V] t1 , t : Thời gian tín hiệu đồng mức thấp mức cao [ns] t3 : Chu kỳ tín hiệu đồng [ns] t4 : Thời gian chuyển mức tín hiệu [ns] Đối với MII tín hiệu điều khiển TXEN tín hiệu liệu TXD[0:3] đồng sườn lên tín hiệu TXCLK Do chu kỳ TXCLK truyền 50 bits liệu Chính TXCLK có tần số 2.5 MHz tốc độ truyền MII 10 Mbps, TXCLK có tần số 25 MHz tốc độ truyền MII 100 Mbps Mỗi loại chip PHY khác có thơng số t1 , t , t , t khác với độ xác phụ thuộc vào cơng nghệ làm chip Ví dụ chip RTL8211EG có tham số trình bày Bảng 3.1 [26] Bảng 3.1 Các tham số thời gian truyền MII chip RTL8211E t1 , t t3 t4 Giá trị tối thiểu Giá trị thông thường Giá trị tối đa Đơn vị 100 Mbps 40 50 60 % 10 Mbps 40 50 60 % 100 Mbps - 40 - ns 10 Mbps - 400 - ns 100 Mbps - 25 ns 10 Mbps - 25 ns Tham Tốc độ truyền số Đối với trình nhận liệu từ PHY đến MAC tín hiệu có đặc tính Hình 3.8 Hình 3.8 Đặc tính thời gian chu kỳ nhận liệu MII [26] Trong đó: RXCLK : Tín hiệu đồng cho việc nhận liệu RXD[0:3] : tín hiệu liệu 51 RXDV : Tín hiệu thơng báo có liệu RXER : Tín hiệu thơng báo có lỗi VI H(min) : Mức điện áp cao tối thiểu [V] VI L(max) : Mức điện áp thấp tối thiểu [V] t1 , t : Thời gian tín hiệu đồng mức thấp mức cao [ns] t3 : Chu kỳ tín hiệu đồng [ns] t4 : Thời gian tối thiểu để tín hiệu thay đổi trước có sườn lên [ns] : Thời gian tối thiểu tín hiệu phải trì mức điện áp t5 sau có sườn lên [ns] Đối với q trình nhận liệu từ PHY đến MAC sườn lên RXCLK, liệu thay đổi phải thay đổi trước sườn lên RXCLK khoảng t phải trì mức điện áp sau sườn lên RXCLK khoảng khoảng thời gian t Nhờ sườn lên RXCLK liệu mức điện áp ổn định Đối với chip vật lý RTL8211EG có tham số t1 , t , t , t , t trình bày Bảng 3.2 [26] Bảng 3.2 Các tham số thời gian nhận MII chip RTL8211E t1 , t t3 t4 t5 Giá trị tối thiểu Giá trị thông thường Giá trị tối đa Đơn vị 100 Mbps 40 50 60 % 10 Mbps 40 50 60 % 100 Mbps - 40 - ns 10 Mbps - 400 - ns 100 Mbps 10 - - ns 10 Mbps 10 - - ns 100 Mbps 10 - ns 10 Mbps 10 - - ns Tham Tốc độ truyền số 52 Giao diện RMII Giao diện RMII tiêu chuẩn phát triển dựa MII để giảm số lượng tín hiệu MII Các tín hiệu kết nối PHY MAC giao thức RMII mơ tả Hình 3.9 2.5 MHz, 25 MHz, 50 MHz TXD[1:0] EMAC MAC TX_EN MCRSDV RXREF PHY RXD[1:0] Biến áp MDIO RX_ER RJ-45 MDC Hình 3.9 Sơ đồ tín hiệu sử dụng giao diện RMII PHY MAC Giao diện chuẩn giao diện phát triển để rút gọn số tín hiệu MII Thay sử dụng bốn chân tín hiệu bên truyền nhận RMII sử dụng hai tín hiệu bên Thêm RMII gộp chung hai tín hiệu RXCLK TXCLK thành tín hiệu REFCLK Do số tín hiệu giảm từ bits bits nên để tốc độ đạt MII tần số REFCLK lần so với RXCLK TXCLK 50 MHz Về phần giao diện quản lý giống với MII Giao diện GMII Giao diện MII tốc độ Gigabit (Gigabit media-independent interface), giống MII, nằm lớp vật lý lớp liên kết liệu, đóng vai trị trung gian giao diện người dùng giao diện vật lý, không phụ thuộc vào phương tiện truyền dẫn khác với MII, GMII hỗ trợ tốc độ lên đến 1000 Mbps Các tín hiệu kết nối PHY MAC giao thức GMII mơ tả Hình 3.10 53 2.5 MHz, 25 MHz, 125 MHz COL EMAC MAC TX_CLK GTX_CLK TXD[7:0] TX_EN CRS PHY RX_CLK RXD[7:0] Biến áp MDIO RX_DV RJ-45 MDC Hình 3.10 Sơ đồ tín hiệu sử dụng giao diện GMII PHY MAC So với MII GMII sử dụng tín hiệu liệu, nên để đạt tốc độ 1000 Mbps GMII sử dụng xung nhịp có tần số 125 MHz GTXCLK phía truyền Thêm GMII tương thích với tốc độ 10/100 Mbps thơng qua tín hiệu TX_CLK với tần số giống MII Đối với RXCLK hoạt động chế độ 1000 Mbps RXCLK có tần số 125 MHz, chế độ 100 Mbps RXCLK có tần số 25 Mbps chế độ 10 Mbps RXCLK có tần số 2.5 Mbps Khi hoạt động chế độ 10/100 Mbps sử dụng bốn tín hiệu liệu, giống MII Dưới đặc tính thời gian q trình truyền nhận gói tin từ MAC đến PHY ngược lại giao diện GMII (Hình 3.11) t3 tF tGCH Vih RXCLK TXCLK tGCL Vil tGHTT tGHTR RXD[0:7] RXDV RXER TXD[0:7] TXEN Vih Vil tR Hình 3.11 Đặc tính thời gian q trình truyền nhận gói tin GMII [26] 65 liệu làm mạch (FR-4 sử dụng phổ biến), độ dày lớp đồng oz (35 μm)/2 oz (75 μm) - Đối với đường vi sai cặp phải cách tối thiểu là: 𝑑 = 3𝑤 (3.2) Trong đó: 𝑑 : khoảng cách tối thiểu cặp đường vi sai [mil] 𝑤 : độ rộng đường dây vi sai [mil] Hình 3.26 Hình 3.27 ví dụ layout Switch cổng RJ45 tốc độ cao đạt 1000 Mbps Hình 3.26 Ví dụ layout Switch cổng góc nhìn 2D 66 Hình 3.27 Ví dụ Layout Switch cổng góc nhìn 3D 3.4 Thiết kế giao tiếp MAC Giới thiệu tổng quan TEMAC Lõi sở hữu trí tuệ bán dẫn Ethernet MAC ba chế độ (Tri-Mode Ethernet MAC Intellectual Property Core – TEMAC IP Core) khối thay đổi tham số để phù hợp với nhiều thiết bị mạng chuyển mạch, định tuyến TEMAC cho phép triển khai Ethernet hỗ trợ nhiều tốc độ bao gồm 10 Mbps, 100 Mbps, 1000 Mbps 2500 Mbps TEMAC thiết kế theo chuẩn IEEE 802.3 Đối với chế độ 1000/2500 Mbps TEMAC kết nối với Xilinx 1G/2.5G PCS/PMA Ở chế độ 1000 Mbps, TEMAC kết nối với PHY theo chuẩn công nghiệp với giao diện GMII RGMII Ở chế độ 10/100 Mbps, TEMAC sử dụng giao diện MII 67 Giao diện AXIS TX Chuyển đổi thành GMII/MII RGMII GMII MII Chuyển đổi thành AXIS Giao diện AXIS RX Khối điều khiển hoạt động Giao diện quản lý Chuyển đổi trung gian Khối GMII/ MII Kiểm sốt lưu lượng Trích xuất thơng số Khối cấu hình MDIO Các đếm thống kê Điều khiển ngắt MDIO Hình 3.28 Sơ đồ khối chức TEMAC [39] Ở chế độ RGMII/GMII tín hiệu vào TEMAC nối trực tiếp với chân I/O FPGA nối tới chip vật lý (Hình 3.29a) Ở chế độ SGMII tín hiệu vào TEMAC nối với khối chuyển đổi SGMII thành RGMII/GMII trước đưa chân I/O FPGA nối tới cổng SFP (Hình 3.29b) FPGA TEMAC FPGA GMII RGMII PHY a) Sơ đồ kết nối với TEMAC chế độ TEMAC Khối chuyển đổi SFP SGMII GMII RGMII b) Sơ đồ kết nối với TEMAC chế độ SGMII RGMII/GMII Hình 3.29 Sơ đồ kết nối với TEMAC chế độ RGMII/GMII SGMII Giao diện AMBA® AXI4-Stream Để xử lí việc đọc ghi nhiều luồng với tốc độ cao, ta sử dụng giao thức AMBA® (Advanced Microcontroller Bus Architecture) AXI-Stream cho giao tiếp khối FPGA AMBA giao diện điều khiển kiến trúc kênh liệu cho vi điều khiển phát triển cho ARM Giao diện giúp kết nối 68 nhiều luồng liệu có khả đọc ghi độc lập Thế hệ AMBA gọi Advanced eXtensible Interface, giao diện cung cấp khả xử lí nhiều luồng song song với hiệu cao, hỗ trợ nhiều master/slave (chủ/tớ) giao tiếp kênh nhất, chủ yếu sử dụng cho thiết kế mạng truyền thông vi mạch Theo AMBA®, AXI có ưu điểm sau [8]: ‒ Phù hợp cho thiết kế yêu cầu băng thơng rộng độ trễ thấp ‒ Có thể hoạt động tần số cao mà không cần cầu nối phức tạp ‒ Phù hợp yêu cầu giao diện nhiều thành phần ‒ Cung cấp tính linh hoạt cao thực kiến trúc đa kết nối Cũng theo AMBA®, AXI cung cấp tính sau [8]: ‒ Điều khiển độc lập dựa địa ‒ Hỗ trợ truy cập không đồng ‒ Hỗ trợ kênh liệu kích thước đa dạng ‒ Kênh đọc ghi độc lập ‒ Hỗ trợ chia luồng master AMBA® AXI cung cấp nhiều tín hiệu tuỳ chọn khác tuỳ biến theo mục đích người dùng, giao diện đa dùng cho nhiều thiết kế khác Giao thức AXI4-Stream giao thực họ AXI có hỗ trợ hỗ trợ truyền nhận liệu theo luồng có kích thước khác phục vụ dồng thời nhiều luồng liệu nhiều dịch vụ khác luồng Đây giao thức dùng nhiều thiết kế Switch thiết bị chuyển mạch nói chung AXI4-Stream cung cấp định nghĩa sau [8]: a) Định nghĩa byte Byte liệu: byte liệu chứa thông tin cần truyền từ nguồn tin đến đích Byte vị trí: byte thể mối quan hệ vị trí liệu luồng liệu Byte không chứa thơng tin liên quan đến liệu cần truyền 69 Byte trống: byte không chứa thơng tin nào, ví dụ byte thêm vào để có đủ khối liệu b) Định nghĩa tín hiệu AXI4-Stream định nghĩa chân tín hiệu Bảng 3.5 Bảng 3.5 Các chân tín hiệu AXI-Stream Tên tín hiệu Nguồn tín hiệu Mơ tả ACLK Nguồn đồng chung Tín hiệu đồng cho truyền nhận Mọi tín hiệu lấy mẫu sườn lên ACLK ARESETN Nguồn tạo tín hiệu khởi tạo Tín hiệu khởi tạo ARESETN tín hiệu tích cực thấp TVALID Master Thơng báo khối master có liệu muốn truyền TREADY Slave Thơng báo khối slave sẵn sàng nhận liệu Dữ liệu truyền đồng thời TVALID TREADY mức cao TDATA[(8n-1):0] Master Kênh liệu Kích thước kênh liệu tính theo byte Master Thể thơng tin byte vị trí tương ứng cần coi byte liệu byte vị trí TKEEP[(n-1):0] Master Thể byte mang thơng tin cần xử lí Những byte đánh dấu trống loại bỏ khỏi luồng liệu TLAST Master Báo hiệu kết thúc lần truyền TID[(i-1):0] Master Chỉ số nhận dạng luồng liệu TDEST[(d-1):0] Master Cung cấp thơng tin đích cho luồng liệu Master Cung cấp liệu người dùng tự định nghĩa để truyền thông tin liên quan đến luồng liệu TSTRB[(n-1):0] TUSER[(u-1):0] 70 Trong đó: n : Độ rộng kênh liệu [byte] i : Độ rộng TID [bit] d : Độ rộng TDEST [bit] u : Độ rộng TUSER [bit] c) Truyền nhận liệu Việc truyền nhận liệu thông qua AXI-Stream yêu cầu trình bắt tay master slave Quá trình bắt tay thực dựa vào hai tín hiệu TVALID TREADY Dữ liệu coi truyền thành công TVALID TREADY mức cao TVALID TREADY đặt mức cao khác chu kì chu kì ACLK Master khơng đợi cho TREADY đặt mức cao đặt TVALID Một master TVALID đặt mức cao phải trì q trình bắt tay thành cơng Slave đợi có TVALID đặt TREADY lên mức cao để phản hồi Khi TREADY đặt mức cao, slave xố TREADY lúc nào, kể có khơng có TVALID Dưới vài ví dụ trình bắt tay [8]: Bắt tay TREADY có trước TVALID: Hình 3.30 mơ tả slave đặt TREADY mức cao trước master có liệu Điều cho thấy thiết bị đích nhận liệu tín hiệu điều khiển chu kì ACLK Trong trường hợp này, liệu truyền thành công chu kì ACLK mà TVALID = Mũi tên biểu thị thời điểm truyền thành công 71 ACLK TDATA TVALID TREADY Hình 3.30 Quá trình bắt tay TREADY có trước TVALID Bắt tay TVALID có trước TREADY: Hình 3.31 mơ tả master có liệu cần gửi đặt TVALID = Một TVALID = TDATA phải giữ nguyên trình bắt tay thành cơng, nghĩa phải đợi cho TREADY = Lúc slave sẵn sàng nhận liệu việc truyền liệu thành công TREADY = Mũi tên biểu thị thời điểm truyền thành cơng ACLK TDATA TVALID TREADY Hình 3.31 Q trình bắt tay TVALID có trước TREADY Bắt tay TVALID có đồng thời với TREADY: Hình 3.32 biểu thị TVALID TREADY mức cao chu kì ACLK Khi liệu truyền thành cơng sườn lên chu kì sau 72 ACLK TDATA TVALID TREADY Hình 3.32 Quá trình bắt tay TVALID TREADY có đồng thời d) Định nghĩa liệu TDATA đường liệu dùng để truyền thông master slave Đánh số thứ tự cho byte: Trong luồng liệu, byte có số thấp byte đến trước luồng Trong luồng liệu đầy đủ, khơng có byte trống, vị trí byte định nghĩa sau: - Thứ tự byte 𝑛 luồng đánh số - Thứ tự lần truyền thành công 𝑡 đánh số - Độ rộng kênh liệu 𝑤 bytes - INT(x) hàm số làm tròn xuống số nguyên x INT(𝑥) = ⌊𝑥⌋ (5.1) Như vậy, byte 𝑛 truyền lần truyền 𝑡, với: 𝑡 = INT(𝑛/𝑤) (5.2) 𝑏 =𝑛−𝑡×𝑤 (5.3) byte thứ 𝑏 với: tương ứng với TDATA[(8b+7):8b] Kiểu byte: Các kiểu byte TDATA bao gồm kiểu byte định nghĩa byte liệu, byte vị trí byte trống Hợp, tách, chuyển đổi độ rộng kênh: Một thiết kế làm việc với độ rộng kênh linh hoạt dễ ứng dụng nhiều thiết bị Nhưng thiết kế không đơn giản Nếu hướng tới thiết kế tối ưu cho độ rộng kênh 73 định, làm việc với nhiều độ rộng kênh khác thông qua chuyển đổi việc thiết kế trở nên dễ dàng nhiều AXI4-Stream có lưu ý giúp thiết kế chuyển đổi độ rộng kênh dễ dàng Thường đa số ứng dụng, giao diện chúng có độ rộng tính theo byte luỹ thừa Tuy nhiên, giao thức AXI4-Stream khơng có u cầu cố định độ rộng kênh, trừ việc kênh liệu phải số nguyên lần theo byte, độ rộng kênh giao diện tính theo byte số nguyên dương Mọi chuyển đổi độ rộng kênh cần phải truyền đạt byte có nghĩa, tức chúng có bit TKEEP tương ứng Nếu đầu số nguyên lần số byte có nghĩa, byte trống thêm vào để đầu có độ rộng yêu cầu, đồng thời bit TKEEP tương ứng với byte trống thêm vào đặt để báo hiệu Mô thiết kế TEMAC cho giao tiếp RGMII Mô phương pháp nối lặp (Hình 3.33): Tạo liệu RGMII truyền vào phía RX_RGMII TEMAC, tín hiệu biến đổi RX_RGMII thành AXIS đẩy MAC_RX_AXIS, ghi vào RX FIFO sau đến TX FIFO (RX FIFO TX FIFO dùng để đồng MAC_RX_AXIS MAC_TX_AXIS) Sau TEMAC biến đổi MAC_TX_AXIS thành TX_RGMII truyền Kiểm tra hình mơ RX_RGMII TX_RGMII giống kết luận TEMAC cấu hình (Hình 3.34) RX_RGMII MAC_RX_AXIS RX FIFO TEMAC TX_RGMII MAC_TX_AXIS TX FIFO Hình 3.33 Mơ hình mơ phương pháp nối lặp 74 RX_RGMII a d MAC_RX_AXIS a 5 da 02 03 04 05 06 5a 02 03 04 05 06 Hình 3.34 Giản đồ sóng tín hiệu RX_RGMII MAC_RX_AXIS TX_RGMII a d MAC_TX_AXIS a 5 da 02 03 04 05 06 5a 02 03 04 05 06 Hình 3.35 Giản đồ sóng tín hiệu TX_RGMII MAC_TX_AXIS Kiểm tra mạch a) Kiểm tra đường truyền phần TX Tạo liệu MAC_TX_AXIS theo chuẩn khung Ethernet để truyền đến TEMAC TEMAC biến đổi MAC_TX_AXIS thành TX_RGMII đến phía TX chip PHY, sau chip PHY biến đổi TX_RGMII thành tín hiệu để truyền phương tiện truyền dẫn Ethernet Kết nối máy tính với đường truyền để nhận lại khung liệu truyền (Hình 3.36) Bằng cách so sánh liệu nhận máy tính (bằng phần mềm Wireshark) với liệu tạo từ tạo liệu (Hình 3.37) Nếu hai bên giống ta khẳng định đường truyền phía TX đảm bảo xác Lưu ý liệu đẩy lên theo đường TX phải có kích thước đủ lớn (~1518 bytes) để kết luận đường truyền không bị lỗi bit 75 Mạch Switch thành phẩm RX_RGMII Ethernet MAC_RX_AXIS TEMAC PHY TX_RGMII Bộ tạo liệu FPGA MAC_TX_AXIS Hình 3.36 Sơ đồ kiểm tra đường truyền phía TX Hình 3.37 Kết thu Wireshark kiểm tra đường truyền TX b) Kiểm tra RX phương pháp nối vòng liệu Sau đường truyền phần TX đảm bảo cổng Ethernet hoạt động phải kiểm tra phần RX Tạo khung liệu Ethernet từ máy tính (bằng phần mềm SendPacket 1) truyền xuống đường truyền Ethernet Kết nối mạch Switch thành Send packet phần mềm phát triển nhóm làm đề tài sử dụng ngôn ngữ C# Visual Studio với mục địch truyền nhận gói tin UDP qua cổng Ethernet nối từ máy tính xuống mạch FPGA Chi tiết phần mềm khơng trình bày kỹ đồ án thiết kế phụ trợ 76 phẩm vào đường truyền để truyền nhận liệu theo hình Quan sát liệu thu máy tính (bằng phần mềm Wireshark1), liệu thu giống với liệu truyền (chỉ có địa MAC bị đảo nguồn đích) ta khẳng định đường truyền phía TX RX xác Kết thu Wireshark cấu trúc gói tin mơ tả Hình 3.38, Hình 3.39 Hình 3.40 Mạch Switch thành phẩm RX_RGMII Ethernet MAC_RX_AXIS RX FIFO TEMAC PHY TX_RGMII FPGA MAC_TX_AXIS TX FIFO Đảo địa MAC Hình 3.38 Sơ đồ kiểm tra RX phương pháp nối vịng liệu Hình 3.39 Kết thu Wireshark kiểm tra đường truyền RX Wireshark phần mềm theo dõi gói tin qua giao diện Ethernet máy tính, có sẵn trang web https://www.wireshark.org/ 77 Hình 3.40 Cấu trúc gói tin gửi Hình 3.41 Cấu trúc gói tin nhận c) Kiểm tra nối chéo FPGA hai TEMAC để truyền nhận liệu Kết nối hai máy tính với mạch Switch thành phẩm nối vịng hai TEMAC FPGA (Hình 3.42, Hình 3.43) Thử truyền nhận liệu hai máy tính lệnh ping chép liệu Nếu hai máy ping cho nghĩa đường truyền mạch Switch đảm bảo xác Sau thực chép liệu hai máy tốc độ truyền nhận liệu đạt ~125 MB/s đường truyền mạch Switch đạt tốc độ 1000 Mbps Ta thực kiểm tra 78 ba phương pháp với tất cổng mạch Switch thành phẩm để đảm bảo tất giao diện Ethernet hoạt động tốt Mạch Switch thành phẩm RX0_RGMII FPGA Ethernet TEMAC PHY PC0 MAC_RX0_AXIS MAC_TX0_AXIS TX0_RGMII RX0 FIFO TX0 FIFO RX1_RGMII MAC_RX1_AXIS Ethernet PC1 TEMAC PHY TX1_RGMII RX1 FIFO TX1 MAC_TX1_AXIS FIFO Hình 3.42 Sơ đồ kiểm tra phương pháp nối chéo Hình 3.43 Mơ hình kiểm tra nối chéo thực tế Kết thực tế thu thể Hình 3.44 79 112 MB/s Hình 3.44 Kết chép liệu hai máy ping hai máy tính Với kết thu được, tốc độ truyền liệu tốt hai máy kiểm tra với mô hình nối chéo 981 Mbps, đạt 98.1 % tốc độ truyền liệu tối đa Gbps 3.5 Kết luận chương Chương nêu mơ hình điển hình cách giao tiếp cổng vật lý chip vật lý Đồng thời chuẩn giao tiếp MAC PHY, để MAC sử dụng với giao diện vật lý mà không phụ thuộc vào phương tiện truyền dẫn Chương đưa sơ tổng quan hệ thống Switch, cách thiết kế mạch in cho giao diện ngoại vi Bên cạnh kiểm tra, đánh giá mạch in thiết kế dựa TEMAC IP Core (Tri-Mode Ethernet MAC Intellectual Property Core) Ở chương trình bày thiết kế nhớ đệm, nhớ CAM, TCAM khối xử lí chuyển mạch ... hệ thống Switch N cổng Thiết kế mạch in cho giao diện ngoại vi Phần mềm sử dụng để thiết kế mạch in Altium, phần mềm tích hợp cho phép thiết kế từ sơ đồ nguyên lý, mạch in vi? ??c trích xuất dự liệu... hiệu xác nhận 3.2.6.2 Giao diện MDIO Giao diện MDIO giao diện giao tiếp để truyền liệu xử lí trung tâm với nhiều IC bảng mạch [15] Cũng giống I2C giao diện giao tiếp nối tiếp đồng sử dụng hai... rộng kênh: Một thiết kế làm vi? ??c với độ rộng kênh linh hoạt dễ ứng dụng nhiều thiết bị Nhưng thiết kế không đơn giản Nếu hướng tới thiết kế tối ưu cho độ rộng kênh 73 định, làm vi? ??c với nhiều