Cùng nắm kiến thức trong chương này thông qua việc tìm hiểu các nội dung sau: Ý tưởng thiết kế cache, nguyên tắc chung, cấu trúc chung của cache / bộ nhớ chính, các vấn đề khi vận hành, các PP ánh xạ địa chỉ,...
15/11/2017 Bài Tổ chức nhớ Phần BỘ NHỚ ĐỆM NHANH (CACHE MEMORY) (tham khảo trang 66 – KTMT Cần Thơ) Ý tưởng thiết kế cache Xác suất truy cập liệu nhớ Một chương trình 90% thời gian thi hành lệnh để thi hành 10% số lệnh chương trình Cache thiết kế dựa nguyên tắc: Nguyên tắc thời gian: cho biết ô nhớ hệ thống xử lý thâm nhập có khả thâm nhập tương lai gần Nguyên tắc không gian: cho biết, xử lý thâm nhập vào ô nhớ có nhiều khả thâm nhập vào nhớ có địa kế 15/11/2017 Nguyên tắc chung Cache có tốc độ nhanh nhớ chính, chứa liệu lệnh thường dùng đến Cache đặt CPU nhớ nhằm tăng tốc độ truy nhập nhớ CPU Cache đặt chip CPU (vận hành điều khiển cache) CPU Bộ nhớ Cache Chuyển từ Chuyển khối Ví dụ thao tác cache CPU yêu cầu nội dung ngăn nhớ CPU kiểm tra cache với liệu Nếu có, CPU nhận liệu từ cache (nhanh) (cache hit) Nếu khơng có (cache miss), đọc block nhớ chứa liệu từ nhớ vào cache (lâu) (cache penalty) Tiếp chuyển liệu từ cache vào CPU 15/11/2017 Cấu trúc chung cache / nhớ Bộ nhớ chia thành Block cache chia làm Line có kích thước Vận hành Một số Block nhớ nạp vào Line cache Nội dung Tag (thẻ nhớ) cho biết block nhớ chứa line Khi CPU truy nhập (đọc/ghi) từ nhớ, có khả xảy ra: Từ nhớ có cache (cache hit) Từ nhớ khơng có cache (cache miss) 15/11/2017 Các vấn đề vận hành Vì số line cache số block nhớ chính, cần có thuật giải ánh xạ thơng tin nhớ vào cache Câu hỏi 1: Phải để khối nhớ vào chỗ cache (sắp xếp khối)? Câu hỏi 2: Làm để tìm khối diện cache (nhận diện khối)? Câu hỏi 3: Khối phải thay trường hợp thất bại cache (thay khối)? Câu hỏi 4: Việc xảy ghi vào nhớ (chiến thuật ghi)? Các PP ánh xạ địa a) Ánh xạ trực tiếp (Direct mapping) Mỗi block nhớ nạp vào line cache Quy ước nạp: (với m số line, đánh số: đến m-1 B0 → L0 B1 → L1 Bm-1 → Lm-1 Bm → L0 Bm+1 → L1 Vì thế: L0 : B0, Bm, B2m L1 : B1, Bm+1, B2m+1 Kết luận: Bj nạp vào Li với i = j mod m 15/11/2017 Ví dụ 1(a) Bộ nhớ có 32 khối, cache có khối, khối gồm 32 byte, khối thứ 12 nhớ đưa vào cache Bộ nhớ có kích thước KB Thao tách bit Phép tính mod cho 2n: (8 = 23) Tối đa 32 khối: bit 12 giá trị nhị phân: 01100 12 mod = 4, bit cuối 100 12 / = 1, bit đầu 01 giá trị (01) lưu Tag để phân biệt Block nằm Line Ví dụ: để phân biệt 4, 12, 20, 28 4/8=0 (00) 12 / = (01) 20 / = (10) 28 / = (11) 15/11/2017 (cơ chế) Địa CPU phát có N bit, chia thành trường: Trường Byte (có n1 bit) để xác định byte nhớ Line (Block) 2n1 = kích thước Line Trường Line (có n2 bit) để xác định Line Cache 2n2 = số Line Cache Dung lượng Cache = 2n1 x 2n2 = 2n1+n2 Trường Tag (có n3 bit): số bit lại n3 = N - (n1 + n2) > 2N >> 2n1+n2 15/11/2017 Ví dụ 1(b) Trường Byte: Địa từ (byte) nhớ: bit Trường Line: bit Trường Tag: bit Ví dụ: truy cập từ nhớ có địa (10 bit) 195h 1/1 0/1 1 b) Ánh xạ liên kết toàn phần (Fully Associative Mapping) Mỗi Block nạp vào Line cache Địa nhớ CPU phát chia thành phần: Tag Byte Để kiểm tra xem Block có cache hay không, phải đồng thời kiểm tra tất Tag Line cache Cần mạch phức tạp để kiểm tra 15/11/2017 c) Ánh xạ liên kết tập hợp (Set Associative Mapping) Là phương pháp dung hòa phương pháp Chia cache thành tập: S0, S1, S2 Mỗi Set có số Line (2, 4, 8, 16 Line) Vd Set có line Mỗi block nạp vào line Set định: B0 → S0 B1 → S1 Bk-1 → Sk-1 Bk → S0 Địa CPU phát có trường: Tag, Set, Byte Ví dụ Hệ thống có: nhớ = 256 MB Cache = 128 KB Line = 16 Byte Xác định số bit trường địa Ánh xạ trực tiếp Ánh xạ liên kết tập hợp Line/Set 15/11/2017 1) 2N = 256 x 220 = 228 ⇒ N = 28 bit Tính cho trường Byte: Kích thước line = 16 = 24 Byte ⇒ n1 = bit Tính cho trường Line: Số line Cache: 128 x 210 / 16 = 213 ⇒ n2 = 13 bit Tính cho trường Tag: n3 = N - (n1 + n2) = 28 - (4 + 13) = 11 bit 2) Trường Byte: n1 = bit Trường Set: Số Set = Số line / = 213 / = 211 ⇒ n2 = 11 bit Trường Tag: n3 = N - (n1 + n2) = 28 - (4 + 11) = 13 bit Các thuật giải thay block cache Khi CPU truy nhập thơng tin mà khơng có cache (cache miss) nạp block chứa thơng tin vào cache để thay block cũ cache Ánh xạ trực tiếp có cách nạp khơng cần thuật giải để nạp Hai phương pháp ánh xạ liên kết cần có thuật giải để lựa chọn thay 15/11/2017 Các thuật giải thay block cache Random: thay block cách ngẫu nhiên FIFO (First In, First Out): thay block tồn lâu toàn cache ánh xạ liên kết toàn phần, set ánh xạ liên kết tập hợp LFU (Least Frequently Used): thay block có số lần truy nhập LRU (Least Recently Used): thay block có khoảng thời gian dài không truy nhập đánh giá hiệu Phương pháp ghi liệu cache hit (để đồng liệu cache nhớ) Ghi xuyên qua (Write through) ghi cache nhớ tốc độ chậm Ghi trả sau (Write back) ghi cache tốc độ nhanh block cache bị thay cần phải ghi trả block nhớ 10 15/11/2017 Các mức cache Việc dùng cache làm cho cách biệt kích thước thời gian thâm nhập cache nhớ lớn Người ta đưa vào nhiều mức cache: Cache mức (L1 cache): thường cache (on-chip cache; nằm bên CPU) Cache mức hai (L2 cache) thường cache (off-chip cache; cache nằm bên CPU) Ngoài ra, số hệ thống có tổ chức cache mức ba (L3 cache), mức cache trung gian cache L2 thẻ nhớ 11 ... khơng có (cache miss), đọc block nhớ chứa liệu từ nhớ vào cache (lâu) (cache penalty) Tiếp chuyển liệu từ cache vào CPU 15/ 11/2017 Cấu trúc chung cache / nhớ Bộ nhớ chia thành Block cache chia... nhớ nạp vào Line cache Nội dung Tag (thẻ nhớ) cho biết block nhớ chứa line Khi CPU truy nhập (đọc/ghi) từ nhớ, có khả xảy ra: Từ nhớ có cache (cache hit) Từ nhớ khơng có cache (cache miss) 15/ 11/2017... B2m+1 Kết luận: Bj nạp vào Li với i = j mod m 15/ 11/2017 Ví dụ 1(a) Bộ nhớ có 32 khối, cache có khối, khối gồm 32 byte, khối thứ 12 nhớ đưa vào cache Bộ nhớ có kích thước KB Thao tách bit Phép tính