1/Chapter4 © DHBK 2005 Nội dung mơn học Giới thiệu chung hệ vi xử lý Bộ vi xử lý Intel 8088/8086 Lập trình hợp ngữ cho 8086 Tổ chức vào liệu Ngắt xử lý ngắt Truy cập nhớ trực tiếp DMA Các vi xử lý thực tế Thiêt kế vi xử lý 2/Chapter4 © DHBK 2005 Chương 4: Tổ chức vào liệu 4.1 Các tín hiệu 8086 mạch phụ trợ 8284, 8288 4.2 Ghép nối 8088 với nhớ 4.3 Ghép nối 8086 với nhớ 4.4 Ghép nối với thiết bị ngoại vi 3/Chapter4 © DHBK 2005 Chương 4: Tổ chức vào liệu 4.1 Các tín hiệu 8086 mạch phụ trợ 8284, 8288 4.1.1 Các tín hiệu 8086 4.1.2 Phân kênh việc đệm cho bus 4.1.3 Mạch tạo xung nhịp 8284 mạch điều khiển bus 8288 4.1.4 Biểu đồ thời gian lệnh ghi/đọc 4.2 Ghép nối 8088 với nhớ 4.3 Ghép nối 8086 với nhớ 4.4 Ghép nối với thiết bị ngoại vi 4/Chapter4 © DHBK 2005 Chương 4: Tổ chức vào liệu 4.1 Các tín hiệu 8086 mạch phụ trợ 8284, 8288 4.1.1 Các tín hiệu 8086 4.1.2 Phân kênh việc đệm cho bus 4.1.3 Mạch tạo xung nhịp 8284 mạch điều khiển bus 8288 4.1.4 Biểu đồ thời gian lệnh ghi/đọc 4.2 Ghép nối 8088 với nhớ 4.3 Ghép nối 8086 với nhớ 4.4 Ghép nối với thiết bị ngoại vi 5/Chapter4 © DHBK 2005 4.1.1 Các chân tín hiệu 8086 M/IO (S2) AD0-AD15 DT/R(S1) Tín hiệu điều khiển hệ thống RD WR (LOCK) DEN (S0) SS0 READY BHE/S7 Tín hiệu điều khiển CPU đồng hồ nguồn NMI INTR RESET MN/MX TEST CLK Vcc GND GND 16 đường địa thấp/dữ liệu A16/S3 A17/S4 A18/S5 A19/S6 đường bus C/ địa cao 8086 HOLD(RQ/GT0) HLDA(RQ/GT1) INTA(QS1) ALE(QS0) Tín hiệu điều khiển bus 6/Chapter4 © DHBK 2005 4.1.1 Các chân tín hiệu 8086 • AD0-AD15: ALE =1: 16 chân địa cho nhớ I/O ALE=0: 16 đường liệu • A19/S6-A16/S3 bit địa cao bit trạng thái: S6 S5: trạng thái IF S4, S3: bit trạng thái ghi đoạn truy cập • INTR: interrupt request IF=1 INTR=1 => xảy ngắt • TEST =0, CPU trạng thái đợi thực lệnh NOP =1, lệnh WAIT đợi đến TEST=0 S4 S3 0 ES SS CS or No 1 DS 7/Chapter4 © DHBK 2005 4.1.1 Các chân tín hiệu 8086 • NMI (Non-maskable interrupt) NMI=1 => thực INT • RESET 1: khởi động lại hệ thống thực lệnh ô nhớ FFFF0H • MN/MX 1: chế độ 0: chế độ max • BHE/S7: 0: cho phép truy cập byte cao liệu Trạng thái S7 ln • RD 0: CPU đọc liệu từ nhớ thiết bị ngoại vi • Các chân chế độ M/IO 1: truy cập nhớ 0: truy cập thiết bị ngoại vi I/O WR 0: liệu hợp lệ bus liệu để đưa nhớ thiết bị ngoại vi 8/Chapter4 © DHBK 2005 4.1.1 Các chân tín hiệu 8086 • Các chân chế độ INTA: interrupt acknowledge 0: INTR=1 IF=1 ALE: address latch enable DT/R: data transmit/receive 1: bus liệu truyền liệu 0: bus liệu nhận liệu DEN: Data enable 0: kích hoạt đệm liệu HOLD 1: CPU tạm dừng hoạt động để nhường quyền điều khiển cho DMA, bus đặt trạng thái trở kháng cao HLDA (Hold Acknowledge) HOLD=1, HLDA=1 9/Chapter4 © DHBK 2005 4.1.1 Các chân tín hiệu 8086 • Các chân chế độ Max S2, S1, S0 ghép nối với điều khiển bus 8288 S2 S1 S0 0 chấp nhận yêu cầu ngắt 0 đọc thiết bị ngoại vi Ghi thiết bị ngoại vi 1 Dừng 0 đọc mã lệnh 1 đọc nhớ 1 ghi nhớ 1 bus rỗi chu kỳ điều khiển bus 10/Chapter4 © DHBK 2005 4.1.1 Các chân tín hiệu 8086 • Các chân chế độ Max RQ/GT0 RQ/GT1: Request/Grant Tín hiệu yêu cầu dùng bus vi xử lý khác/chấp nhận treo bus CPU GT0 có mức ưu tiên cao GT1 LOCK 0: cấm vi xử lý khác dùng bus QS0 QS1: trạng thái hàng đợi lệnh QS1 QS0 Trạng thái hàng đợi lệnh 0 không hoạt động đọc byte mã lệnh hàng đợi rỗng 1 đọc byte © DHBK 2005 137/Chapter4 4.4.6 Giao tiếp truyền thơng lập trình 16550 © DHBK 2005 138/Chapter4 4.4.6 Giao tiếp truyền thơng lập trình 16550 © DHBK 2005 139/Chapter4 4.4.6 Giao tiếp truyền thông lập trình 16550 © DHBK 2005 140/Chapter4 4.4.6 Giao tiếp truyền thơng lập trình 16550 © DHBK 2005 141/Chapter4 4.4.6 Giao tiếp truyền thơng lập trình 16550 © DHBK 2005 142/Chapter4 4.4.6 Giao tiếp truyền thơng lập trình 16550 © DHBK 2005 143/Chapter4 4.4.6 Giao tiếp truyền thơng lập trình 16550 © DHBK 2005 144/Chapter4 4.4.6 Giao tiếp truyền thơng lập trình 16550 © DHBK 2005 145/Chapter4 4.4.6 Giao tiếp truyền thơng lập trình 16550 146/Chapter4 © DHBK 2005 Chương 4: Tổ chức vào liệu 4.1 Các tín hiệu 8086 mạch phụ trợ 8284, 8288 4.2 Ghép nối 8088 với nhớ 4.3 Ghép nối 8086 với nhớ 4.4 Ghép nối với thiết bị ngoại vi 4.4.1 Các kiểu ghép nối vào/ra 4.4.2 Giải mã địa cho thiết bị vào/ra 4.4.3 Mạch ghép nối vào song song lập trình 8255A 4.4.4 Mạch điều khiển bàn phím/màn hình lập trình 8279 4.4.5 Bộ định thời lập trình 8254 4.4.6 Giao tiếp truyền thơng lập trình 16550 4.4.7 Bộ biến đổi số tương tự DAC0830 biến đổi tương tự số ADC0804 © DHBK 2005 147/Chapter4 4.4.7.1 Bộ biến đổi số tương tự DAC © DHBK 2005 148/Chapter4 4.4.7.1 Bộ biến đổi số tương tự DAC © DHBK 2005 149/Chapter4 4.4.7.2 Bộ biến đổi tương tự số ADC © DHBK 2005 150/Chapter4 4.4.7.2 Bộ biến đổi tương tự số ADC © DHBK 2005 151/Chapter4 4.4.7.2 Bộ biến đổi tương tự số ADC ... có đường dẫn điện cực máng cực cửa 28/Chapter4 © DHBK 2005 EPROM Khi khơng có e tự cực thả Vcc Vss Vss n+ n+ p D=Vss G=Vcc S=Vss Các e tự bị hút điện áp VGS, VGD, bị chặn lớp cách điện: Kênh dẫn... electron tự bị nhốt cực thả Vcc Vss Vss n+ n+ p D=Vss G=Vcc S=Vss Khơng có e tự bị hút: ĐIện áp dương bị chặn điện tích âm cực thả nổi: Khơng có đường dẫn nguồn máng 30/Chapter4 © DHBK 2005 EPROM: