+Kỹ Thuật Vi Xử Lý sv cong nghe thuc pham ho vi dieu khien

1 Giới thiệu vi xử lý 8051 Vào năm 1980 Intel công bố chip 8051, vi điều khiển họ vi điều khiển MCS –51 Chip 8051 chứa 60000 transistor bao gồm 4k byte Rom,128byte Ram, 32 đường xuất nhập,1 port nối tiếp hai định thời 16 bit.Tập đoàn Siemens, nguồn sản xuất thứ hai vi điều khiển thuộc họ MCS-51 cung cấp chip SAB 80515, cải tiến 8051chứa 1vỏ có 68 chân, port xuất nhập bit, 13 nguồn tạo ngắt biến đổi A/D bit với kênh ngõ vào Họ 8051 vi điều khiển bit mạnh linh hoạt trở thành vi điều khiển hàng đầu năm gần Bộ vi điều khiển 8051 có CPU giống hầu hết CPU khác, CPU họ 8051 bổ xử lý bit, bao gồm ba phần: + Khối logic toán học ALU + Khối đếm định thời T/C + Tập hợp ghi + Khối ALU thiết kế để thực phép trao đổi liệu toán học, giả dụ phép cộng (Add), trừ (Sub), nhân (Mul), chia (Div) phép toán logic And, Or Khối ALU đựơc trực tiếp đìêu khiển từ CPU mà khơng nằm kiểm sốt người lập trình + Khối T/C thiết kế với mục đích đồng nguồn liệu vào khỏi CPU, phối hợp di chuyểncủa liệu vào vi điều khiển + Tập hợp ghi phần CPU mà chụi can thiệp người lập trình Các ghi byte dùng để lưu trữ thao tác liệu Tập ghi hâù hết họ vi xử lý bao gồm ghi tích luỹ A(Accumulator), trỏ liệu ghi khác Với 8051, ghi tạo từ hai nhóm, nhóm ghi có chức đặc biệt SFR nhóm băng ghi Ba phần làm nên CPU họ 8051, CPU phần vi điều khiển, bên cạnh khối Ram số lượng ngoại nằm 8051 Tất tích hợp chip Bộ vi điều khiển 8051 sản phẩm giới thiệu hãng Intel họ vi điều khiển Họ vi điều khiển dùng bit điều khiển có khả địa hố 64K nhớ liệu độc lập Họ vi điều khiển 8051 có 128 bytes nhớ truy cập ngẫu nhiên (internal Ram ), với hai đếm / định thời, cổng truyền thông nối tiếp, bốn cổng truyền thông nối tiếp, bốn cổng vào song song cổng điều khiển ngắt với nguồn ngắt Bên cạnh RAM trong, 8051 có nhiều ghi chức đặc biệt SFR (Special Function Registers) ghi điều khiển ghi điều khiển ghi liệu chip Các SFR bao gồm ghi tích luỹ (A), ghi B, từ trạng thái chương trình PSW (Program status Word), PSW có chứa cờ CPU Cơng việc lập trình với phần cứng có bên 8051 đạt cách đặt từ điều khiển thích hợp vào SFR tương ứng Các SFR điểm then chốt kiến trúc họ 8051 Tất ghi xử lý thông thường ghi chức đặc biệt SFR Hiểu theo nghĩa khác, ghi A SFR, ngoại vi điều khiển thông qua SFR, trỏ liệu SFR cổng SFR Điều khiển tất phần bên 8051 thông qua SFR Con trỏ liệu DPTR dùng cho phần bên ngồi 8051 địa hố 64K nhớ liệu ngồi 64K nhớ chương trình ngồi Chúng chia thành khối nhớ, khối nhớ làm việc với vi điều khiển lên đến 128K Các khối nhớ tách biệt liệu chương trình gọi cấu trúc cứng (Hardware architecture) Họ 8051 có hai tín hiệu đọc độc lập, RD# PSEN# RD kích hoạt byte đọc từ nhớ chương trình ngồi Cả hai tín hiệu kích hoạt mức thấp Tất mã chương trình ngồi thực nhớ chương trình ngồi vạch sẵn Các byte từ nhớ chương trình ngồi đọc thị đọc đặc biệt, ví dụ thị MOVE Cũng có số thị độc lập phục vụ cho côngviệc đọc liệu từ nhớ liệu ngoài, thị Movx Khi xác định khối địa hố, kích hoạt tương ứng tín hiệu nào, PSEN# RD# sử dụng chu kỳ đọc Một khối nhớ đơn giản sử dụng khối nhớ liệu khối nhớ chương trình Để tiến hành đọc từ khối nhớ vậy, RD# PSEN# sử dụng chu kỳ đọc Một khối nhớ đơn giản sử dụng khối nhớ liệu khối nhớ chương trình Để tiến hành đọc từ khối nhớ vậy, RD# PSEN# tổ hợp vào cổng AND cổng AND thấp hai đầu vào thấp Sự thuận lợi kiến trúc Havard không đơn giản khả hai khối nhớ tích hợp vào chíp Dữ liệuvà chương trình độc lập làm tăng độ tin cậy vi điều khiển khơng cần đến tín hiệu ghi vào chương trình ngồi, khối Rom lý tưởng dùng nhớ chương trình ngồi 1.1 Kiến trúc BUS 8051 Các I/O 8051 cổng vào song song với 8bít, cổng vào từ P0 tới P3 Tuy nhiên, chức phân định sẵn cho cổng làm giảm số lượng cổng sử dụng cổng vào Ví dụ, cổng số P3 có chức khác phân định sẵn cho bit Sử dụng nhớ liệu nhớ chương trình ngồi làm giảm số lượng cổng I/O Ví dụ cổng PO P2 sử dụng cổng liệu địa Các đường địa bao gồm 16 bit địa chỉ, bit liệu với bit điều khiển bit thấp bus địa phép kênh với bit liệu bus Chân cho phép chốt địa (ALE-Address Latch Enable) sử dụng để giải ghép kênh lấy đường địa Lúc 16 bit địa hoàn toàn ổn định mà liệu hồn tất cơng việc truyền bit liệu Các Bus T/C (Time/counter) dùng để điều khiển luồng liệu bên hệ thống Các chân /RD /WR điều khiển đọc ghi tới từ nhớ liệu cách tương tự /PSEN dùng để điều khiển luồng liệu từ nhớ chương trình ngồi 1.2 Cấu tạo vi điều khiển INT1 INT0 Timer1 Timer2 Port nối tiếp Các ghi khác Đ iều khiĨn ng¾t ROM 4k - 8051 128 byte RAM Timer1 T1 Timer0 T0 CPU Mạch dao động Các Port xuất/nhập § iỊu khiĨn Bus EA RST Port nèi tiÕp ALE PSEN P0 P2 P1 P3 TXD RXD Đ ịa chỉ/dữliệu 1.2.1 Cấu trúc MCS51 chức Hình : Sơ đồ khối chip 8051 CPU bit họ 4KB Rom nhớ chương trình 128 Byte Ram liệu Bộ định thời timer 0,1 cổng nối tiếp (Seral port) cổng xuất nhập P0 - P3 (I/O port)8 bit Mạch giao tiếp nối tiếp Khơng gian nhớ chương trình ngồI 64K 210 vị trí nhớ định địa , vị trí bit Bộ xử lý bit (thao tác bit riêng lẻ ) Một điều khiển ngắt:Interruptcontrol Một mạch dao động bên điều khiển Bus 10 không phụ thuộc vào nguồn vào Khi mà nguồn vào thấp 3V lúc thiết bị sử dụng nguồn pin lithium bên để trì hoạt động Độ xác DS12887 -+1 phút/1 tháng 250C MOT (Mode Select) Chân MOT sử dụng để lựa chon hai loại bus Khi nối với Vcc, chế độ thời gian bus Motorola chọn Khi nối với GND không nối chế độ thời gian bus Intel chọn Chân có điện trở kéo bên cỡ 20K SQW (Square-Wave Output) Chân SQW tạo tín hiệu Tần số tín hiệu phát từ chân SQW thay đổi cách lập 97 trình ghi A (ở bảng đây) Tín hiệu SQW bật tắt cách sử dụng bit SQWE ghi B Tins hiệu SQW khơng có Vcc nhỏ 4,25V Tần số xung SQW phát AD0-AD7 Bus địa liệu Thông tin địa thông tin liệu thời gian chia sẻ cung 98 đường tín hiệu Địa suốt phần đầu chu kỳ bus, chân đường tín hiệu sử dụng cho liệu phần chu kỳ bus AS (Address Strobe Input) Khi mức cao AS kéo bú giải đa hợp Khi sườn xng AS/ALE ngun nhân địa chốt bên DS12887 sườn lên bus AS xóa địa DS (Data Strobe or Read Input) Chân DS/RD có hai chế độ hoạt động dựa vào chế dộ chân MOT Khi chân MOT nối với Vcc (chế độ thời gian bus Motorola chọn) chế đô DS kéo mức cao 99 suốt phần cuối chu kỳ bus gọi Data Strobe Trong suốt chu kỳ đọc DS biểu thị thời gian mà DS12887 điều khiển đường bus trực tiếp Trong chu kỳ ghi DS12887 chốt liệu ghi Khi chân MOT nối với GND (chế độ thời gian bus Intel chọn) Trong chế độ chân DS gọi chân Đọc (RD) RD xác định phần thời gian DS12887 điều khiển bus với liệu đọc R/W (Read/Write Input) Chân R/W có hai chế độ hoạt động Khi chân MOT nối với Vcc, R/W mức thị mà không cần biết chu kỳ đọc hay ghi Chu kỳ đọc thị với R/W DS mức cao Chu kỳ ghi thị R/W thấp qua DS Khi chân MOT nối với GND, tín hiệu R/W tín hiệu kích hoạt thấp gọi WR 100 Trong chế độ chân R/W có ý nghĩa chân cho phép ghi (write enable-WE) CS (Chip Select Input) Tín hiệu chọn chip phải mức thấp chu kỳ bus DS12887 truy nhập CS phả giữ cho hoạt động DS AS chế độ thời gian Motorola RD WR chế độ thời gian Intel Khi Vcc < 4,25V DS12887 cấm truy nhập chu kỳ cách vơ hiệu hóa chân CS Hoạt động giúp bảo vệ liệu thời gian liệu Ram nguồn ngừng hoạt động IRQ (Interrupt Request Output) Chân IRQ kích hoạt mức thấp đầu DS12887 sử dụng đầu vào ngắt vi xử lý Để xóa chân IRQ, vi xử lý dùng 101 chương trình đọc ghi C Chân Reset xóa gửi ngắt RESET (Reset Input) Chân Reset không ảnh hưởng đến đồng hồ, lịch, Ram Khi mức lượng cao, chân Reset giữ mức thấp khoảng thời gian nguồn cấp vào ổn định Khoảng thời gian giữ mức thấp dựa vào ứng dụng Tuy nhiên Reset sử dụng, thời gian Reset mức thấp nên lớn 200ms để chắn định thời bên điều khiển DS12887 Khi Reset mức thấp Vcc > 4,25V trường hợp sau xảy : A) Periodic Interrupt Enable (PEI) bit bị xóa = B) Alarm Interrupt Enable (AIE) bit bị xóa = C) Update Ended Interrupt Flag (UF) bit bị xóa = 102 D) Interrupt Request Status Flag (IRQF) bit bị xóa = E) Periodic Interrupt Flag (PF) bit bị xóa = F) Thiết bị không truy nhập RESET trở lại mức cao G) Alarm Interrupt Flag (AF) bit bị xóa = H) Chân IRQ mức trở kháng cao I) Square-Wave Output Enable (SQWE ) bit bị xóa = J) Update Ended Interrupt Enable (UIE) bị xóa = Bản đồ địa (Address Map) Bản đồ địa DS12887 hình Bản đồ địa bao gồm 114 bytes Ram người sử dụng; 10 bytes Ram chứa RTC thời gian, lịch, liệu hện giờ; bytes sử 103 dụng để điều khiển thơng báo tình trạng Tất 128 bytes đọc ghi trực tiếp trừ trường hợp sau : - Thanh ghi C D phép đọc - Bit ghi A phép đọc - The high-order bit of the seconds byte is readonly Bản đồ địa DS12887 104 00H : Giây 01H : Giây báo thức 02H : Phút 03H : Phút báo thức 04H : Giờ 05H : Giớ báo thức 06H : Ngày tuần 07H : Ngày tháng 08H : Tháng 09H : Năm 105 0AH : Thanh ghi A 0BH : Thanh ghi B 0CH : Thanh ghi C 0DH : Thanh ghi D Thời gian, lịch, báo thức Thông tin thời gian, lịch, có cách đọc byte đặc biệt Thời gian, lịch, báo thức đặt cách ghi lên byte Ram đặc biệt Nội dung 10 byte chứa thời gian, lịch, báo thức mã nhị phân mã BCD Trước ghi thời gian, lịch báo thức lên ghi nội, bit SET ghi B phải đặt lên mức logic để ngăn không cập nhật từ kiện xảy truy xuất thử Thêm vào đó, để ghi lên 10 ghi thời gian, lịch, báo thức định dạng chọn (nhị phân BCD), bit chế độ liệu (data mode-DM) ghi B phải 106 đặt lên mức logic đặc biệt Tất 10 byte thời gian, lịch, báo thức phải sử dụng chế độ liệu Bit SET ghi B bị xóa sau bit chế độ liệu ghi cho pép RTC cập nhật byte thời gian byte lịch RTC cập nhật tồn chế độ chọn, chế độ liệu thay đổi không bắt đầu lại 10 byte liệu Bảng mã nhị phân mã BCD 10 vị trí thời gian, lịch, báo thức Bit 24-12 thay đổi không bắt đầu lại vị trí Khi định dạng 12 chọn, bit cao byte biểu diễn ký hiệu PM mức logic Các byte thời gian, lịch, báo thức ln ln truy xuất chúng nhớ liệu đôi 10 byte tăng lên môt giây giây kiểm tra điều kiện báo thức Nếu đọc liệu thời gian, lịch xảy suốt cập nhật vấn đề xảy khimà giờ, phút, giây khơng liên hệ với 107 Khả đọc khơng xác thời gian lịch thấp Một vài phương pháp để tránh việc đọc sai thời gian lịch bảo vệ sau ký tự byte báo thức sử dụng theo cách Thứ thời gian báo thức ghi lên vị trí báo thức giờ, phút, giây,ngắt báo thức bắt đầu thời điểm đặc biệt ngày bit cho phép báo thức mức cao Thứ hai dùng điều kiện chèn “don’t care” vào nhiều byte báo thức Mã “don’t care” số thập lục phân có giá trị từ C0 đến FF bit quan trọng byte đặt điều kiện “don’t care” mức logic Báo thức phát mà bit “don’t care” đạt byte Tương tự báo thức phát phút với mã “don’t care” ghi byte byte phút báo thức Mã “don’t 108 care” ghi lên byte báo thức tạo ngắt giây Chế độ liệu thời gian, lịch, báo thức 3.2.3 Đèn LED Đèn Led đóng vỏ bề mặt màu đen có 10 chân hình vẽ 10 chân xếp thành hàng Ta có sơ đồ chân đèn Led sau : 109 Chú thích : e d A (K) c DP b a A (K) 110 f 10 g 111 ... nhớ Hầu hết vi xử lý (CPU) có khơng gian nhớ chung cho liệu chương trình Điều hợp lý chương trình thường lưu đĩa nạp vào RAM để thực thi : hai liệu chương trình lưu trú RAM 22 Các chip vi điều khiển... CPU họ 8051, CPU phần vi điều khiển, bên cạnh khối Ram số lượng ngoại nằm 8051 Tất tích hợp chip Bộ vi điều khiển 8051 sản phẩm giới thiệu hãng Intel họ vi điều khiển Họ vi điều khiển dùng bit... bên khác, ta sử dụng port làm nhiệm vụ xuất/nhập đường cho port xử lý đơn vị giao tiếp với thiết bị song song máy in, biến đổi D-A v.v đường ho t động độc lập giao tiếp với thiết bị đơn bit chuyển