Kiểm chứng khối điều khiển bus amba AHB

LỜI CAM ĐOAN Tôi xin cam đoan: Luận văn công trình nghiên cứu thực cá nhân, thực hướng dẫn khoa học Tiến sĩ Hoàng Phương Chi Các số liệu, kết luận nghiên cứu trình bày luận văn trung thực chưa công bố hình thức Tôi xin chịu trách nhiệm nghiên cứu Học viên: Phạm Minh Đức -1- LỜI CẢM ƠN Lời đầu tiên, xin chân thành cảm ơn Tiến sĩ Hoàng Phương Chi, người trực tiếp hướng dẫn hoàn thành luận văn Với lời dẫn, tài liệu, tận tình hướng dẫn lời động viên cô giúp vượt qua nhiều khó khăn trình thực luận văn Tôi xin cảm ơn quý thầy, cô giảng dạy chương trình cao học thuộc trường Đại học Bách Khoa Hà Nội truyền dạy cho kiến thức quý báu, kiến thức hữu ích giúp nhiều thực nghiên cứu Tôi xin gửi lời cảm ơn đến bạn bè, tập thể thầy cô bạn phòng thí nghiệm EDA-BK đặc biệt bạn nhóm AMBA AHB ủng hộ, giúp đỡ đưa góp ý quý báu giúp hoàn thiện luận văn Cuối xin gửi lời cảm ơn tới gia đình bạn bè động viên, giúp đỡ tạo điều kiện cho hoàn thành luận văn Tôi xin chân thành cảm ơn! Học viên: Phạm Minh Đức -2- MỤC LỤC LỜI CAM ĐOAN - LỜI CẢM ƠN - MỤC LỤC - Danh mục kỹ hiệu chữ viết tắt - Danh mục bảng - Danh mục hình vẽ - MỞ ĐẦU - Chương - GIỚI THIỆU KIỂM CHỨNG VI MẠCH - 10 1.1) Vai trò kiểm chứng thiết kế vi mạch - 10 1.2) Phân loại lỗi loại kiểm chứng vi mạch - 13 1.4) Vị trí kiểm chứng vi mạch quy trình thiết kế vi mạch - 15 1.5) Nguyên tắc kiểm chứng vi mạch - 18 Chương - KIỂM CHỨNG HÌNH THỨC - 20 2.1) Giới thiệu - 20 2.2) Khái niệm kiểm chứng hình thức - 20 2.3) Mô hình hóa - 21 2.3.1)Biểu diễn hàm Boolean - 21 2.3.2) Biểu diễn mạch tổ hợp - 26 2.3.3) Biểu diễn mạch - 28 2.4)Ngôn ngữ mô tả đặc điểm kỹ thuật mạch - 30 2.4.1) Logic mệnh đề - 30 2.4.2) Cây tính toán CTL logic thời gian - 31 2.4.3) Ngôn ngữ SystemVerilog Assertion - 34 2.5) Phương pháp chứng minh - 38 2.5.1) Kiểm chứng mô hình tính toán biểu tượng - 38 2.5.2) Kiểm chứng mô hình giới hạn (Bounded Model Checking) - 41 2.5.3) Kiểm chứng thuộc tính khoảng (Interval Property Checking) - 43 Chương - CHUẨN GIAO TIẾP AMBA AHB - 45 3.1) Giới thiệu chuẩn giao tiếp AMBA - 45 3.1.1) Tổng quan AMBA - 45 -3- 3.1.2) Các thuật ngữ - 47 3.2) Giới thiệu AMBA AHB - 47 3.3) Các tiêu kỹ thuật AMBA AHB - 49 3.3.1) Nguyên tắc hoạt động - 49 3.3.2) Các loại chuyển giao - 51 3.3.3) Burst operation - 52 3.3.4) Quá trình chuyển giao gặp phản hồi từ AHB slave - 54 Chương - XÂY DỰNG FST CHO WRAP4 VÀ KIỂM CHỨNG TRÊN PHẦN MỀM ONESPIN - 56 4.1) Tổng quan quan sát FST - 56 4.2) Giới thiệu BUS – FST - 57 4.3) Xây dựng đặc tính WRAP4 - 58 4.3.1 Recorder- FST - 58 4.3.2 Sơ đồ FST cho đặc tính WRAP4 - 63 4.4) Công cụ Onespin - 64 4.5) Triển khai sơ đồ FST WRAP4 ngôn ngữ SVA - 68 4.6) Kết kiểm chứng assertion phần mềm ONESPIN - 70 KẾT LUẬN - 73 TÀI LIỆU THAM KHẢO: - 74 - -4- Danh mục kỹ hiệu chữ viết tắt AMBA High-performance Bus Nâng cao hiệu Bus AMBA AMBA Advanced Microcontroller Bus Architecture Advanced Peripheral Bus APB Kiến trúc Bus vi điều khiển tiên tiến Nâng cao Bus giao điện AHB ASB Advanced System Bus Nâng cao Bus hệ thống AVB Assertion Based Verification Kiểm chứng dựa khẳng định BDD Binary Decision Diagram Biểu đồ định nhị phân BMC Bounded Model Checking Kiểm tra mô hình giới hạn CNF Conjuntion Normal Form Dạng chuẩn hội CTL Computation tree logic Logic tính toán FSM Finite State Machine Máy trạng thái hữu hạn FV Formal Verification Kiểm chứng hình thức HDL Hardware Description Language Ngôn ngữ mô tả phần cứng IC Integrated Circuit Vi mạch tích hợp IPC Interval Property Checking Kiểm tra thuộc tính khoảng LTL Linear temporal logic Logic thời gian tuyến tính RTL Register Transfer Level Mức dịch chuyển ghi SAT Satisfiability Thuật toán SAT SoC System on Chip Hệ thống chip VLSI Very-large-scale Integration Vi mạch tích hợp lớn STG State Transition Graph Đồ thị chuyển trạng thái SMC Symbolic Model Checking Kiểm tra mô hình biểu tượng SVA System Verilog Assertion Ngôn ngữ SVA VIP Verification Intellectual Property Sở hữu trí tuệ kiểm chứng -5- Danh mục bảng Bảng 1.1 Phân bổ lỗi chip Pentium - 14 Bảng 2.1 Các cổng logic biểu thức Boolean, CNF tương ứng - 25 Bảng 2.2 Bảng chân lý toán tử logic - 30 Bảng 2.3 Cấu trúc Immediate Assertions - 34 Bảng 2.4 Ví dụ assertion tức thời - 34 Bảng 2.5 Cấu trúc Concurrent Assertions - 35 Bảng 2.6 Ví dụ assertion đồng thời - 35 Bảng 2.7 Ví dụ biến cục - 38 Bảng 2.8 Thuật toán tìm trạng thái đạt đến tính toán biểu tượng - 41 Bảng 2.9 Phân tích việc đạt đến trạng thái lỗi - 41 Bảng 3.1 Các thuật ngữ - 47 Bảng 3.2 Các thành phần điển hình AMBA AHB - 48 Bảng 3.3 Mã hóa tín hiệu burst - 52 Bảng 4.1 Ví dụ trạng thái máy ghi cho giao thức AHB - 58 Bảng 4.2 Ví dụ bảng chuyển trạng thái cho giao thức AHB - 59 Bảng 4.3 Các trạng thái FST - 68 Bảng 4.4 Giao diện tín hiệu - 68 Bảng 4.5 FST - 69 Bảng 4.6 Các ràng buộc cho đầu vào AHB-Master - 70 Bảng 4.7 Các thuộc tính khoảng cho AHB-Master - 70 Bảng Kết kiểm chứng assertion phần mềm ONESPIN - 71 - Danh mục hình vẽ Hình 1.1 Khoảng cách suất sản suất thiết kế vi mạch - 11 Hình 1.2 Giá thành thiết kế hệ thống chip - 12 Hình 1.3 Phân bổ loại lỗi vi mạch - 13 Hình 1.4 Phân bổ lỗi chip Pentium - 14 Hình 1.5 Các loại kiểm chứng khác phân bổ công sức kiểm chứng - 15 Hình 1.6 Bậc thang độ trừu tượng thiết kế - 16 Hình 1.7 Quan hệ trình thiết kế trình kiểm chứng - 17 Hình 1.8 Nguyên tắc kiểm chứng - 19 Hình 2.1 Các yếu tố kiểm chứng hình thức - 21 Hình 2.2 Ví dụ BDD - 22 Hình 2.3 Hai BDD (A,B) hàm khác thứ tự biến - 23 Hình 2.4 Hai BDD (A,B) hàm - 23 - -6- Hình 2.5 Ví dụ mạch tổ hợp - 26 Hình 2.6 Ví dụ gate-net-list - 27 Hình 2.7 Mở rộng gate-net-list thành component-net-list - 27 Hình 2.8 Component–net-list - 27 Hình 2.9 Cấu trúc mạch đồng - 29 Hình 2.10 Mô hình mạch trải - 29 Hình 2.11 Ý nghĩa toán tử LTL - 32 Hình 2.12 Các khối assertion - 36 Hình 2.13 Ví dụ sequence - 36 Hình 2.14 Ví dụ toán tử lặp - 37 Hình 2.15 Mô hình mạch trải - 42 Hình 2.16 Mô hình mạch dùng IPC - 44 Hình 3.1 Sơ đồ tổng quát cấu trúc chuẩn giao tiếp AMBA - 46 Hình 3.2 Cấu trúc AMBA-AHB đơn giản với Master Slave - 49 Hình 3.3 Các giao diện AHB bus master - 49 Hình 3.4 Quá trình chuyển giao - 50 Hình 3.5 Ví dụ kiểu chuyển giao - 52 Hình 3.6 Four-beat wrapping burst - 53 Hình 3.7 Four-beat incrementing burst - 53 Hình 3.8 Eight-beat wrapping burst - 54 Hình 3.9 Error response - 55 Hình 3.10 Transfer with retry response - 55 Hình 4.1 Một phần máy ghi cho giao thức AHB - 60 Hình 4.2 FST Wrap4 burst operation - 63 Hình 4.3 Giao diện chương trình - 64 Hình 4.4 Hộp thoại Read VHDL - 64 Hình 4.5 Hộp thoại Elaborate - 65 Hình 4.6 Chế độ MV - 65 Hình 4.7 Hộp thoại Manage Assertions - 66 Hình 4.8 Thiết kế không thoả mãn thuộc tính - 66 Hình 4.9 Màn hình debug giúp tìm lỗi - 67 Hình 4.10 Thiết kế thoả mãn thuộc tính - 67 Hình 4.11 Lỗi gặp đáp ứng ERROR từ AHB slave - 71 - -7- MỞ ĐẦU Hiện nay, kiểm chứng thiết kế phần cứng IC (IC hardware design verification) trở ngại chiếm nhiều công sức trình thiết kế chế tạo IC Kiểm chứng chiếm tới 70% giá thành công sức thiết kế phần cứng IC chiếm tới 40% giá thành thiết kế hệ thống điện tử gồm phần cứng IC phần mềm [nguồn: Internation Technology Roadmap for Semicoductors 2009] Vì vậy, giải pháp công nghệ nhằm nâng cao chất lượng, tăng suất giảm giá thành kiểm chứng IC trọng tâm nghiên cứu, phát triển trường đại học, trung tâm nghiên cứu công ty thiết kế sản xuất IC giới [nguồn: IBM, Intel websites] Thị trường kiểm chứng thiết kế IC thị trường mẻ, chưa phát triển thị trường thiết kế IC Trên giới, có vài công ty lớn cung cấp nhân IP kiểm chứng (Verification IP) tiêu chuẩn Ở Việt Nam, thị trường hoàn toàn để ngỏ, nhóm thiết kế, phát triển IC thường tự kiểm chứng thiết kế phương pháp thủ công, suất thấp Tuy nhiên, để phát triển ngành công nghiệp thiết kế IC Việt Nam, việc phát triển nhân IP kiểm chứng quan trọng việc thiết kế nhân IP chức Hiểu tầm quan trọng kiểm chứng trình thiết kế vi mạch, em định làm luận văn liên quan đến lĩnh vực cụ thể là phát triển lõi IP kiểm chứng điều khiển AHB Master Lõi VIP phát triển ngôn ngữ System Verilog Assertions nên sử dụng môi trường mô Kỹ thuật kiểm tra thuộc tính khoảng sử dụng để kiểm chứng hoạt động điểu khiển AHB Master mã nguồn mở tuân theo đặc điểm kỹ thuật tiêu chuẩn Luận văn gồm chương với cấu trúc sau: Chương 1: Giới thiệu tổng quan kiểm chứng vi mạch Chương cho ta biết trình thiết kế mạch số, vai trò vị trí kiểm tra chức -8- trình Các khái niêm nguyên lý kiểm tra chức phương pháp dùng kiểm tra chức vi mạch số Chương 2: Giới thiệu kiểm chứng hình thức Chương đề cập đến khái niệm kiểm chứng hình thức, cách mô hình hoá mạch số thành mô hình toán học, ngôn ngữ sử dụng để mô tả thuộc tính phương pháp để chứng minh Chương 3: Giới thiệu chuẩn giao tiếp Bus AMBA AHB Chương giới thiệu tiêu kỹ thuật AMBA AHB khối AHB Master Chương 4: Xây dựng FST cho WRAP4 kiểm chứng phần mềm Onespin Chương xây dựng đặc tính AHB WRAP4 dựa Recoder-FST (Finite State Structure) Đưa bước để triển khai nhân kiểm chứng, công cụ sử dụng để kiểm chứng kết đạt -9- Chương - GIỚI THIỆU KIỂM CHỨNG VI MẠCH 1.1) Vai trò kiểm chứng thiết kế vi mạch Để thiết kế mạch tích hợp có độ phức tạp lớn yêu cầu tiên nhà khoa học phải làm chủ công nghệ tảng tổng hợp, tối ưu kiểm tra tự động phần cứng số Ngày nay, mạch tích hợp có hàng triệu cổng logic, phần mềm tự động có khả tối ưu kiểm tra chúng Sử dụng phần mềm thiết kế, kiểm tra tự động cho phép giải hai vấn đề thiết kế chế tạo mạch tích hợp suất thiết kế chất lượng vi mạch Các mạch tích hợp đòi hỏi phải có chất lượng cao Bất lỗi nhỏ phần cứng thiết bị dẫn tới tổn thất to lớn giá thành thời gian thị trường sản phẩm Do đó, công ty sản xuất lớn thường phát triển thiết bị điện tử dựa vào tảng có sẵn công ty sản xuất chip lớn Quancomm, Texas Instruments…Ở tảng có sẵn, chất lượng mạch tích hợp kiểm tra gắt gao công ty lớn sử dụng phần mềm kiểm tra chuyên dụng Tuy nhiên thiết bị có lỗi Một ví dụ điển hình lỗi chia dấu phẩy động FDIV xử lý Pentium làm Intel tổn thất gần 500 triệu USD Gần lỗi anten điện thoại Iphone 4; lỗi gây khó chịu cho người tiêu dùng, làm hãng sản xuất Apple phải tốn nhiều tiền để đổi vỏ máy cho nhiều người Vì vậy, việc kiểm tra thiết kế phần cứng vi mạch vấn đề nóng lĩnh vực chế tạo thiết bị điện tử Để thiết kế kiểm tra chất lượng vi mạch, hãng chế tạo lớn sử dụng công cụ thiết kế, kiểm tra phức tạp có giá thành cao Ví dụ phần mềm thiết kế kiểm tra hãng Cadence hay Synopsys có giá lên đến hàng trăm nghìn USD cho năm sử dụng Trong lĩnh vực thiết kế vi mạch, nghiên cứu phát triển giải pháp, thuật toán cho phép tự động tổng hợp kiểm tra thiết kế vi mạch chủ đề nghiên cứu nóng đòi hỏi có ý tưởng phát minh ngành công nghiệp vi - 10 - + Trạng thái khởi tạo (s0) + Hàm chuyển trạng thái không đầy đủ Một trạng thái tập hợp tín hiệu bus trạng thái máy ghi Hàm chuyển trạng thái không đầy đủ Nó định nghĩa cho trạng thái cho tín hiệu bus mà cho phép trạng thái Hình 4.1 đồ thị chuyển trạng thái xác định FST cho máy ghi Bảng 4.1 Một trạng thái tương ứng đến vài trạng thái máy ghi, trường hợp ví dụ : Σ1 = (HTRANS≡3 ∨ HTRANS≡1) ∧ (HBUST≡3) tương ứng với s1, s2, s3 Các cạnh cặp trạng thái xác định với hàm đặc trưng tập hợp ký hiệu bus gây chuyển trạng thái Trong pha thứ 2, FST mở rộng cho rút máy ghi có để mô tả đầy đủ hành vi bus Điều thực cách thêm vào hệ thống FST phụ trợ để loại bỏ tính không xác định Các FST phụ mở rộng xung quanh trạng thái FST thể cho trường hợp khác xảy trình trao đổi liệu ERROR, BUSY, WAIT, SPLIT, RETRY giao thức AHB Với thay đổi giá trị khác tín hiệu bus tạo trạng thái FST phụ khác Chú ý, máy ghi xét thay đổi giá trị tín hiệu bus xảy hợp lệ tuân theo tài liệu đặc tính kỹ thuật Ví dụ đáp ứng RETRY chu kỳ trước HREADY = HRESP = RETRY chu kỳ phải có HREADY = HRESP = RETRY, tương tự với tính hiệu HBURST, HTRANS,… có ràng buộc định Để hiểu thêm vấn đề ta tiến hành xây dựng FST phụ cho trạng thái S1 (có thể gọi wrap4_1) đặc tính WRAP4 Đầu tiên ta phải xác định tín hiệu bus ảnh hưởng đến trình chuyển trạng thái S1 gồm có: HREADY, HRESP, HTRANS, HBURST - 61 - Ở S1 xảy (HTRANS = SEQ) (HTRANS = BUSY) HBURST có giá trị WRAP4 để chuyển giao Wrap4 thực Dựa vào Hình 3.5 ta thấy HREADY mức cao ta không cần quan tâm đến giá trị HRESP, có trường hợp xảy coi hợp lệ HTRANS = SEQ có chuyển trạng thái đến S2, HTRANS = BUSY có chuyển trạng thái từ S1 đến trạng thái báo AHB master bận (có thể gọi wrap4_busy1) Với HREADY = 0, xuất số vấn đề xảy trình chuyển liệu từ AHB Slave Trong trường hợp ta quan tâm đến tín hiệu HRESP Dựa vào Hình 3.6, nhận thấy HREADY = 0, với HRESP = OKAY xảy chuyển trạng thái từ S1 đến trạng thái chờ chu kỳ (có thể gọi wrap4_nohready1), trạng thái chờ địa HADDR giữ nguyên sau trạng thái xảy chuyển trạng thái S1 Với HREADY=0 HRESP = ERROR, dựa vào Hình 3.9 ta thấy S1 chuyển đến trạng thái lỗi (wrap4_error1) để có lỗi trình chuyển liệu Đồng thời, chu kỳ ứng với trạng thái lỗi có HREADY = HRESP = ERROR (đây đáp ứng chu kỳ) trạng thái lỗi (wrap4_error1) chuyển đến trạng thái gọi wrap4_aftererror (cùng với HTRANS = IDLE) để chờ định từ AHB master (hủy hay tiếp tục trình chuyển liệu tại) Khi HREADY = HRESP = RETRY (giống với SPLIT) xảy đáp ứng RETRY (hoặc SPLIT) tương tự đáp ứng ERROR, khác sau trạng thái wrap4_retry1 AHB master thực hủy trình chuyển giao sau chu kỳ Như vậy, với cách ta xác định phần FST phụ, cách tương tự ta xác định phần FST phụ lại thu máy ghi cho đặc tính WRAP4 - 62 - 4.3.2 Sơ đồ FST cho đặc tính WRAP4 Bus FST (Finite State Transition) AHB-Master xây dựng dựa tài liệu đặc tả kỹ thuật AMBA hoàn toàn độc lập với thiết kế FST tạo nên từ trạng thái bus mô tả đầy đủ hoạt động bus cho kiểu burst Trong luận văn này, tập trung xây dựng VIP cho WRAP4 burst VIP cho kiểu burst khác xây dựng tương tự FST cho WRAP4 burst Hình 4.2 Hình 4.2 FST Wrap4 burst operation Một WRAP4 busrt cần chu kỳ để hoàn thành chuyển giao (1 NONSEQ SEQ) burst Trong chu kỳ tương ứng với chuyển giao chính, BUS chọn chuyển trạng thái đến trạng thái BUS khác phụ thuộc vào phản hồi từ SLAVE (OKAY, ERORR, RETRY SPLIT) - 63 - 4.4) Công cụ Onespin Onespin[1] công cụ kiểm chứng hình thức sử dụng kỹ thuật kiểm tra thuộc tính khoảng Công cụ hỗ trợ thiết kế viết ngôn ngữ VHDL Verilog.Các ngôn ngữ thuộc tính hỗ trợ ITL, SVA TiDAL Phần giới thiệu tính cách sử dụng công cụ Hình 4.3 Giao diện chương trình Giao diện chương trình bao gồm công cụ cửa sổ lệnh Để đọc thiết kế vào, chọn Setup/ Read VHDL (Read Verilog) Hình 4.4 Hộp thoại Read VHDL - 64 - Trong hộp thoại Read VHDL (Read Verilog), ta chọn phiên VHDL (Verilog), thiết lập thư viện … Sau đọc, thiết kế cần phải biên dịch, sử dụng Elaborate cách vào Setup/Elaborate Hình 4.5 Hộp thoại Elaborate Hộp thoại Elaborate cho phép ta thiết lập tham số (VHDL Generic/Verilog Parameter) thiết kế, chọn top module Chuyển sang chế độ MV để kiểm tra thuộc tính cách chọn Session/ MV Mode Hình 4.6 Chế độ MV Đọc file chứa thuộc tính, chọn CC/MV/Manage Assertions Onespin hỗ trợ ngôn ngữ mô tả thuộc tính ITL (Interval Language), SVA (System Verilog Assertion), GFV (Gap Free Verification) - 65 - Hình 4.7 Hộp thoại Manage Assertions Sau đọc file thuộc tính, để kiểm tra thuộc tính cửa sổ lệnh gõ lệnh check_property [tên thuộc tính] để kiểm tra property viết ITL TiDAL check_assertion [tên thuộc tính] để kiểm tra assertion viết SVA ITL Nếu thiết kế không thoả mãn thuộc tính, hình báo Fails Hình 4.8.Để tìm phản ví dụ (trường hợp gây lỗi) cửa sổ lệnh gõ debug_property debug_assertion Màn hình hiển thị thuộc tính bị lỗi dạng sóng phản ví dụ Hình 4.9 Hình 4.8 Thiết kế không thoả mãn thuộc tính - 66 - Hình 4.9 Màn hình debug giúp tìm lỗi Lỗi Fails xảy nguyên nhân, lỗi thiết kế lỗi thuộc tính Dựa vào waveform xác định lỗi nằm đâu chỉnh sửa lại Nếu thiết kế thoả mãn thuộc tính chương trình báo Hold (Hình 4.10) Hình 4.10 Thiết kế thoả mãn thuộc tính - 67 - 4.5) Triển khai sơ đồ FST WRAP4 ngôn ngữ SVA Chúng phát triển VIP để kiểm tra tuân thủ theo tài liệu đặc tả kỹ thuật AMBA AHB khối điều khiển AHB-Master Ngoài ra, xây dựng VIP mô hình tổng quát để sử dụng lại cho khối điều khiển AHB-Master khác VIP sử dụng để rút ngắn thời gian kiểm chứng tăng độ bao phủ VIP chia vào hai phần: - FST để xác định trạng thái bus dựa ghi nhớ lại tín hiệu bus - Tập hợp khẳng định để kiểm tra hành vi thiết kế tuân thủ theo giao thức liên qua đến chuyển dịch trạng thái bus tồn chuyển trạng thái không mong đợi VIP xây dựng ngôn ngữ System Verilog sau: - Định nghĩa trạng thái bus: Bảng 4.3 Các trạng thái FST //the first beat parameter idle = 5'b0; parameter wrap4_1 = 5'd1; parameter wrap4_1nohready = 5'd2; parameter wrap4_1error = 5'd3; parameter wrap4_1retry = 5'd4; parameter wrap4_1continue = 5'd5; parameter wrap4_1after_error = 5'd6; parameter wrap4_1busy = 5'd7; //the second beat … //the third beat … //the forth beat … // No wrap4 parameter no_wrap4 = 5'd28; - Xác định tín hiệu giao tiếp: Bảng 4.4 Giao diện tín hiệu assign Hgrant = ahbmaster.hgrantm_i; assign Hready = ahbmaster.hreadyinm_i; assign rst = ahbmaster.reset_n_i; assign clk = aahbmaster.clk_i; - 68 - assign Hbusreqx= dcc_ahbmaster.hbusreqm_o; assign Hlockx = dcc_ahbmaster.hlockm_o; assign Hwrite = dcc_ahbmaster.hwritem_o; assign Hresp = dcc_ahbmaster.hrespm_i; assign Htrans = dcc_ahbmaster.htransm_o; … - FST: Bảng 4.5 FST reg [4:0] current_state, next_state; always @ (posedge clk, negedge rst) if (!rst) current_state