Thiết kế bộ tạo xung clock cho hệ thống delta sigma adc

Thiết kế bộ tạo xung clock cho hệ thống delta sigma adc

TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI

VIỆN ĐIỆN TỬ - VIỄN THÔNG

Hà Nội, 12-2016

TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI

VIỆN ĐIỆN TỬ - VIỄN THÔNG

Đánh giá quyển đồ án tốt nghiệp (Dùng cho giảng viên hướng dẫn)

Giảng viên đánh giá: TS.Phạm Nguyễn Thanh Loan

Họ và tên Sinh viên: Nguyễn Văn Quyết MSSV: 20112054

Tên đồ án: Thiết kế bộ tạo xung Clock cho hệ thống Delta-Sigma ADC

Chọn các mức điểm phù hợp cho sinh viên trình bày theo các tiêu chí dưới đây: Rất kém (1); Kém (2); Đạt (3); Giỏi (4); Xuất sắc (5)

Có sự kết hợp giữa lý thuyết và thực hành (20)

1

Nêu rõ tính cấp thiết và quan trọng của đề tài, các vấn đề và

các giả thuyết (bao gồm mục đích và tính phù hợp) cũng như

phạm vi ứng dụng của đồ án

1 2 3 4 5

2 Cập nhật kết quả nghiên cứu gần đây nhất (trong nước/quốc tế) 1 2 3 4 5

3 Nêu rõ và chi tiết phương pháp nghiên cứu/giải quyết vấn đề 1 2 3 4 5

4 Có kết quả mô phỏng/thưc nghiệm và trình bày rõ ràng kết quả

Có khả năng phân tích và đánh giá kết quả (15)

5

Kế hoạch làm việc rõ ràng bao gồm mục tiêu và phương pháp

thực hiện dựa trên kết quả nghiên cứu lý thuyết một cách có hệ

thống

1 2 3 4 5

6 Kết quả được trình bày một cách logic và dễ hiểu, tất cả kết

quả đều được phân tích và đánh giá thỏa đáng 1 2 3 4 5

7

Trong phần kết luận, tác giả chỉ rõ sự khác biệt (nếu có) giữa

kết quả đạt được và mục tiêu ban đầu đề ra đồng thời cung cấp

lập luận để đề xuất hướng giải quyết có thể thực hiện trong

tương lai

1 2 3 4 5

Kỹ năng viết (10)

8

Đồ án trình bày đúng mẫu quy định với cấu trúc các chương

logic và đẹp mắt (bảng biểu, hình ảnh rõ ràng, có tiêu đề, được

đánh số thứ tự và được giải thích hay đề cập đến trong đồ án,

có căn lề, dấu cách sau dấu chấm, dấu phẩy v.v), có mở đầu

chương và kết luận chương, có liệt kê tài liệu tham khảo và có

trích dẫn đúng quy định

1 2 3 4 5

9 Kỹ năng viết xuất sắc (cấu trúc câu chuẩn, văn phong khoa

học, lập luận logic và có cơ sở, từ vựng sử dụng phù hợp v.v.) 1 2 3 4 5

Thành tựu nghiên cứu khoa học (5) (chọn 1 trong 3 trường hợp)

10a

Có bài báo khoa học được đăng hoặc chấp nhận đăng/đạt giải

SVNC khoa học giải 3 cấp Viện trở lên/các giải thưởng khoa

học (quốc tế/trong nước) từ giải 3 trở lên/ Có đăng ký bằng

phát minh sáng chế

5

lên/Đạt giải khuyến khích trong các kỳ thi quốc gia và quốc tế

khác về chuyên ngành như TI contest

10c Không có thành tích về nghiên cứu khoa học 0

Điểm tổng quy đổi về thang 10

3 Nhận xét thêm của Thầy/Cô

Ngày: / /201 Người nhận xét

(Ký và ghi rõ họ tên)

Đánh giá quyển đồ án tốt nghiệp (Dùng cho cán bộ phản biện)

Giảng viên đánh giá:

Họ và tên Sinh viên: Nguyễn Văn Quyết MSSV: 20112054

Tên đồ án: Thiết kế bộ tạo xung Clock cho hệ thống Delta-Sigma ADC

Chọn các mức điểm phù hợp cho sinh viên trình bày theo các tiêu chí dưới đây: Rất kém (1); Kém (2); Đạt (3); Giỏi (4); Xuất sắc (5)

Có sự kết hợp giữa lý thuyết và thực hành (20)

1

Nêu rõ tính cấp thiết và quan trọng của đề tài, các vấn đề và

các giả thuyết (bao gồm mục đích và tính phù hợp) cũng như

phạm vi ứng dụng của đồ án

1 2 3 4 5

2 Cập nhật kết quả nghiên cứu gần đây nhất (trong nước/quốc tế) 1 2 3 4 5

3 Nêu rõ và chi tiết phương pháp nghiên cứu/giải quyết vấn đề 1 2 3 4 5

4 Có kết quả mô phỏng/thưc nghiệm và trình bày rõ ràng kết quả

Có khả năng phân tích và đánh giá kết quả (15)

5

Kế hoạch làm việc rõ ràng bao gồm mục tiêu và phương pháp

thực hiện dựa trên kết quả nghiên cứu lý thuyết một cách có hệ

thống

1 2 3 4 5

6 Kết quả được trình bày một cách logic và dễ hiểu, tất cả kết

quả đều được phân tích và đánh giá thỏa đáng 1 2 3 4 5

7

Trong phần kết luận, tác giả chỉ rõ sự khác biệt (nếu có) giữa

kết quả đạt được và mục tiêu ban đầu đề ra đồng thời cung cấp

lập luận để đề xuất hướng giải quyết có thể thực hiện trong

tương lai

1 2 3 4 5

Kỹ năng viết (10)

8

Đồ án trình bày đúng mẫu quy định với cấu trúc các chương

logic và đẹp mắt (bảng biểu, hình ảnh rõ ràng, có tiêu đề, được

đánh số thứ tự và được giải thích hay đề cập đến trong đồ án,

có căn lề, dấu cách sau dấu chấm, dấu phẩy v.v), có mở đầu

chương và kết luận chương, có liệt kê tài liệu tham khảo và có

trích dẫn đúng quy định

1 2 3 4 5

9 Kỹ năng viết xuất sắc (cấu trúc câu chuẩn, văn phong khoa

học, lập luận logic và có cơ sở, từ vựng sử dụng phù hợp v.v.) 1 2 3 4 5

Thành tựu nghiên cứu khoa học (5) (chọn 1 trong 3 trường hợp)

10a

Có bài báo khoa học được đăng hoặc chấp nhận đăng/đạt giải

SVNC khoa học giải 3 cấp Viện trở lên/các giải thưởng khoa

học (quốc tế/trong nước) từ giải 3 trở lên/ Có đăng ký bằng

phát minh sáng chế

5

lên/Đạt giải khuyến khích trong các kỳ thi quốc gia và quốc tế

khác về chuyên ngành như TI contest

10c Không có thành tích về nghiên cứu khoa học 0

Điểm tổng quy đổi về thang 10

3 Nhận xét thêm của Thầy/Cô

Ngày: / /201 Người nhận xét

(Ký và ghi rõ họ tên)

LỜI NÓI ĐẦU

Việc truyền dẫn tín hiệu truyền thông hiện nay hầu hết được thực hiện theo các phương pháp số Trong khi đó tín hiệu tự nhiên (thoại, số liệu, hình ảnh,…) lại biến thiên liên tục theo thời gian, nghĩa là tín hiệu tự nhiên tồn tại ở dạng tương tự Chính

vì vậy, cần phải có một mạch chuyển đổi các tín hiệu tương tự này sang dạng số để

có thể xử lý được trên các hệ thống số, được gọi là mạch chuyển đổi tương tự - số (ADC: Analog to Digital Converter), và các mạch chuyển đổi từ tín hiệu số sang dạng tương tự (DAC: Digital to Analog Converter) Một trong các loại ADC có hiệu suất cao đang được nghiên cứu và phát triển hiện nay là Delta-Sigma ADC (ΔΣ ADC) Các tín hiệu sau khi đi qua khối ΔΣADC đòi hỏi phải đạt được lượng nhiễu ảnh hưởng đến tín hiệu ít nhất có thể Một trong những yếu tố để đạt được điều đó là các xung Clock cung cấp cho bộ chuyển đổi ΔΣADC phải có độ chính xác cao Chính vì vậy, em lựa chọn đề tài “Thiết kế bộ tạo xung Clock cho bộ chuyển đổi tương tự-số Delta-Sigma ADC” làm đồ án tốt nghiệp với hi vọng sẽ hiểu hơn về hệ thống ΔΣADC

và trau dồi thêm kiến thức về thiết kế mạch trong công nghệ CMOS

Báo cáo gồm có ba phần: phần đầu giới thiệu tổng quan về bộ chuyển đổi tương

tự - số ΔΣADC; phần hai giới thiệu về MOSFET, các loại flip-flop và các cổng logic Tranmission Gate; phần ba trình bày về quá trình thiết kế khối Clock và đưa ra kết quả mô phỏng của mạch

Em xin chân thành cảm ởn TS.Phạm Nguyễn Thanh Loan đã tận tình giúp đỡ em

để em có thể hoàn thành đồ án tốt nghiệp này một cách hiệu quả nhất

TÓM TẮT ĐỒ ÁN

Báo cáo gồm có ba phần Phần đầu giới thiệu khái quát về ΔΣADC bao gồm các định nghĩa quan trọng như Oversampling, Noise Shaping, Dynamic Range… và các thông số đánh giá của một khối ΔΣADC như tỉ số tín hiệu trên nhiễu SNR, SNDR, SQNR… Phần hai sẽ giới thiệu về các đặc tính của MOSFET cũng được đề cập tới, bên cạnh đó sẽ đi sâu vào phân tích những lợi thể của Dynamic Transmission Gate (DTG) flip-flop so với những loại flip-flop thông thường khi hoạt động ở tần số cao Phần ba trình bày nguyên lý hoạt động của từng khối trong bộ tạo xung Clock (Clock Generator) đưa ra kết quả mô phỏng, phân tích chúng để đánh giá mạch thiết kế

ABSTRACT

To improve the performance of ΔΣADC, signals are required to have the smallest rate of noise by ameliorating the accuracy of clocks which still a remaining problem owing to the difference between the input frequencies My thesis will concentrate on the topic “Design a high accuracy clocks generator for Delta-Sigma ADC” with three chapters Chapter one informs primary definitions about ΔΣADC such as Oversampling, Noise Shaping, Dynamic Range … and specification parameters like Signal to Noise Ratio – SNR, Signal to Noise-plus-Distortion Ratio – SNDR, Spurious-Free Dynamic Range – SFDR… Chapter two introduces the overview of CMOS Technology, MOSFET characterizes and analyzes advantage of Dynamic Transmission Gate (DTG) flip-flop compare to other flip-flops when actives in high frequencies Operating principle and proposed structure of each subsystem are mentioned in chapter three along withseveral significant attentions indesign processingto obtain the target of duty-cycle and synchronization between output clocks

MỤC LỤC

LỜI NÓI ĐẦU 1

TÓM TẮT ĐỒ ÁN 2

MỤC LỤC 3

DANH SÁCH HÌNH VẼ 6

DANH SÁCH BẢNG BIỂU 8

DANH SÁCH TỪ VIẾT TẮT 9

Chương 1 Bộ Chuyển Đổi Tương Tự-Số Delta-Sigma ADC 10

1.1 Giới thiệu về ADC 10

1.1.1 Định nghĩa ADC 10

1.1.2 Phân loại ADC 10

1.2 Nguyên lý hoạt động chung của hệ thống delta-sigma ADC 12

1.2.1 Sampling và Oversampling 13

1.2.2 Lượng tử hóa (Quantization) 13

1.2.3 Noise-shaping 14

1.3 Các thông số đánh giá hiệu năng của ΔΣADC 15

1.3.1 Tỷ số tín hiệu trên nhiễu SNR (Signal to Noise Ratio) 15

1.3.2 Signal to Noise and Distortion Ratio (SNDR) 16

1.3.3 Dynamic Range (DR) 16

1.3.4 Effective Number of Bits (ENOB) 16

1.4 Single Stage Delta-sigma Modulator 17

1.4.1 First Order Delta-sigma Modulator (MOD1) 17

1.4.2 High Order Delta-sigma Modulator (MODN) 18

1.5.1 Single bit modulator 21

1.5.2 Multi bit modulator 21

1.6 Kết luận chương 22

Chương 2 MOSFET Và Flip-Flop 23

2.1 Giới thiệu về MOSFET 23

2.1.1 Cấu tạo của N-MOSFET 23

2.1.2 Đặc tính của N-MOSFET 24

2.2 Giới thiệu về Flip-Flop 27

2.2.1 Định nghĩa và phân loại 27

2.2.2 D flip-flop 28

2.3 Kết luận chương 30

Chương 3 Bộ Tạo Xung Clock Cho Khối Delta-sigma ADC 31

3.1 Các thông số kỹ thuật 31

3.2 Tổng quan hệ thống 33

3.3 Khối DIV1_2 và khối LO_GEN 34

3.4 Khối LF_GEN 36

3.4.1 Khối Divider 36

3.4.2 Nguyên lý tạo Φ2 và Φ3 37

3.4.3 Nguyên lý tạo Φ1 và Φ4 38

3.5 Kết quả mô phỏng 39

3.5.1 So sánh kết quả giữa DTG flip-flop và flip-flop thông thường 39

3.5.2 Kết quả mô phỏng toàn mạch 40

3.6 Tóm tắt kết quả đạt được 46

Tài Liệu Tham Khảo 49

DANH SÁCH HÌNH VẼ

Hình 1.1 Cấu trúc đơn giản của Flash ADC 10

Hình 1.2 Cấu trúc SAR ADC 11

Hình 1.3 First order delta-sigma modulator 11

Hình 1.4 Delat-sigma modulator, (a) Sơ đồ khối, (b) Mô hình tuyến tính 12

Hình 1.5 Mô hình nhiễu trắng của tạp âm lượng tử (a) Bộ lượng tử, (b) Mô hình tuyến tính, (c) Hàm phân bố xác suất, (d) Mật độ phổ công suất PSD 13

Hình 1.6 Mô hình ΔΣADC trong miền Z 14

Hình 1.7 Quantization noise shaping 15

Hình 1.8 First order ΔΣADC modulator 18

Hình 1.9 Noise shaping của MOD1 18

Hình 1.10 Mô hình Nth order delta-sigma modulator 18

Hình 1.11 Mô hình Loop Filter 19

Hình 1.12 Nosie shaping của MOD2 20

Hình 2.1 Cấu trúc của N-MOSFET 23

Hình 2.2 (a) MOSFET điều khiển bởi điện áp cực G, (b) sự hình thành vùng nghèo, (c) quá trình đảo ngược bắt đầu, (d) sự hình thành của lớp đảo ngược 24

Hình 2.3 Kênh dẫn với VDS > 0 25

Hình 2.4 Đồ thị theo VDS của ID ở vùng tuyến tính 26

Hình 2.5 Đồ thị theo VDS của ID ở vùng bão hòa 26

Hình 2.6 Cấu trúc của D flip-flop 29

Hình 2.7 Dynamic Transmission Gate flip-flop 30

Hình 3.3 Sơ đồ khối bên trong của hệ thống 34

Hình 3.4 Cấu trúc khối DIV1_2 35

Hình 3.5 Đầu ra của khối DIV1_2 35

Hình 3.6 Cấu trúc khối Divider 37

Hình 3.7 Nguyên lý tạo Φ2 và Φ3 37

Hình 3.8 Nguyên lý tạo Φ1 và Φ4 38

Hình 3.9 Kết quả chia 2 ở tần số 800 MHz 39

Hình 3.10 Kết quả mô phỏng chia 2 ở tần số 12 GHz 40

Hình 3.11 Mạch mô phỏng của bộ tạo xung clock 40

Hình 3.12 Kết quả mô phỏng 4 xung LO với Clock 0.8 GHz 41

Hình 3.13 Kiểm tra sườn của LO với Clock 0.8 GHz 42

Hình 3.14 Kết quả mô phỏng 4 pha Φ nhánh I với Clock 0.8 GHz 42

Hình 3.15 Kết quả mô phỏng 4 pha Φ nhánh Q với Clock 0.8 GHz 43

Hình 3.16 Kết quả mô phỏng đồng bộ giữa LO và Φ với Clock 0.8 GHz 43

Hình 3.17 Kết quả mô phỏng 4 xung LO với Clock 12 GHz 44

Hình 3.18 Kiểm tra sườn của LO với Clock 12 GHz 44

Hình 3.19 Kết quả mô phỏng 4 pha Φ nhánh I với Clock 12 GHz 45

Hình 3.20 Kết quả mô phỏng 4 pha Φ nhánh I với Clock 12 GHz 45

Hình 3.21 Kết quả mô phỏng đồng bộ giữa LO và Φ với Clock 12 GHz 46

DANH SÁCH BẢNG BIỂU

Bảng 2.1 Bảng trạng thái của D latch 28

Bảng 3.1 Thông số kỹ thuật của LO 32

Bảng 3.2 Thông số kỹ thuật của LF 32

Bảng 3.3 Lựa chọn hệ số chia N 36

Bảng 3.4 So sánh kết quả mô phỏng và yêu cầu kỹ thuật của LO 46

Bảng 3.5 So sánh kết quả mô phỏng và yêu cầu kỹ thuật của LF 47

DANH SÁCH TỪ VIẾT TẮT

ADC Analog to Digital Converter

SAR ADC Successive Approximation ADC

OSR OverSampling Ratio

STF Signal Transfer Function

NTF Noise Transfer Function

SNR Signal to Noise Ratio

SNDR Signal to Noise and Distortion Ratio

ENOB Effective Number of Bits

MOSFET Metal-Oxide Semiconductor Field-Effect Transistor

DTG Dynamic Transmission Gate

Chương 1 Bộ Chuyển Đổi Tương Tự-Số Delta-Sigma ADC

Chương này sẽ trình bày tổng quan về ΔΣADC, các khái niệm cơ bản và đi vào phân tích trường hợp đơn giản nhất là Single Stage Delta-sigma Modulator Các thông

số đánh giá về hoạt động của loại ADC này cũng sẽ được đề cập tới trong chương này

1.1 Giới thiệu về ADC

1.1.1 Định nghĩa ADC

ADC hay Analog-to-Digital Converter là một mạch tích hợp có chức năng chuyển đổi một đại lượng vật lý tương tự liên tục nào đó (thường là điện áp) sang giá trị số biểu diễn độ lớn của đại lượng đó Sự chuyển đổi liên quan đến việc lượng tử hóa tín hiệu ngõ vào, do đó nhất thiết mắc một lượng lỗi Thay vì làm một chuyển đổi duy nhất, ADC thực hiện việc chuyển đổi theo định kỳ gọi là “mẫu” ngõ vào (sample) 1.1.2 Phân loại ADC

R1R2R3R4

+ -

+ -

+ -

Hình 1.1 Cấu trúc đơn giản của Flash ADC Tùy vào cấu trúc của từng ADC mà người ta phân loại ADC ra thành nhiều loại khác nhau Tuy nhiên, hiện nay có ba loại ADC được sử dụng phổ biến đó là Flash ADC, SAR ADC và Delta-Sigma ADC

Flash ADC: là dạng đơn giản nhất, thực hiện bằng dãy điện trở phân áp và các comparator điện áp Nó là minh họa hoạt động nhập đề cho hoạt động của ADC được

mô tả như hình 1.1 [1]

SAR ADC (Successive Approximation ADC): ADC này có một ưu điểm lớn là thời gian chuyển đổi chỉ tỉ lệ thuận với số bit của mã số và thời gian của thanh ghi xấp xỉ liên tiếp chứ không phụ thuộc vào độ lớn của điện áp cần chuyển đổi Để thực hiện quá trình chuyển đổi, người ta cần đặt lần lượt mỗi bit của mã số lên một, bắt đầu từ bit cao nhất (MSB) [2] Sơ đồ mô tả ADC kiểu này được mô tả ở hình 1.2

_+

_+

Delta-Sigma ADC: ADC loại này sử dụng cấu trúc của một hệ thống ΔΣ, tín hiệu tương tự đi vào sẽ được lấy mẫu với tần số cao hơn rất nhiều so với tần số Nyquist yêu cầu (thường là 2N lần), tín hiệu sau lấy mẫu sẽ được lượng tử hóa để tạo ra tín hiệu số Các bit số này được hồi tiếp lại để xử lý cùng tín hiệu ngõ vào Quá trình này làm cho nhiễu sinh ra trong quá trình lượng tử giảm đi rất nhiều Cấu trúc đơn giản nhất của một khối ΔΣADC (First order delta-sigma modulator) được mô tả như hình 1.3 [3]

Nhờ vào những lợi thế về mặt lọc và loại bỏ nhiễu mà hệ thống ΔΣADC đang được nghiên cứu và phát triển mạnh mẽ nhất hiện nay

1.2 Nguyên lý hoạt động chung của hệ thống delta-sigma ADC

Bộ điều chế Delta-sigma bao gồm vòng hồi tiếp âm để tính toán sai lệch giữa tín hiệu đã được lượng tử trước đó, sử dụng loop-filter H(z) và tần số lấy mẫu lớn để đưa phần lớn tạp âm lượng tử ra ngoài băng tần tín hiệu Tín hiệu ở đầu ra sẽ được đi qua bộ lọc số để lọc để lọc lấy tín hiệu và loại bỏ các thành phần không mong muốn

Mô hình hoạt động chung của hệ thống được thể hiện ở hình 1.4

+

a

bHình 1.4 Delat-sigma modulator, (a) Sơ đồ khối, (b) Mô hình tuyến tính

1.2.1 Sampling và Oversampling

Lấy mẫu là một quá trình chuyển đổi một tín hiệu liên tục thành một tín hiệu rời rạc Theo Nyquist, một hàm số tín hiệu x(t) không chứa bất kỳ thành phần tần số nào lớn hơn hoặc bằng một giá trị fm có thể biểu diễn chính xác bằng tập các giá trị của

nó với chu kỳ lấy mẫu T = 1/(2fm) Như vậy, tần số lấy mẫu phải thỏa mãn điều kiện

fS ≥ 2fm = fN (fN được gọi là tần số Nyquist)

Trong nhiều ứng dụng có yêu cầu cao về độ phân giải (có thể là 18 hoặc thậm chí

20 bit) Bộ chuyển đổi với tần số Nyquist chỉ có thể hoạt động chính xác trong các quá trình tích hợp và đếm Như vậy, số chu kỳ clock cần thiết để chuyển đổi một mẫu

sẽ là 2N chu kỳ, điều này làm cho quá trình chuyển xử lý tín hiệu tốn rất nhiều thời gian, để khắc phục hàn chế này, người ta sử dụng kỹ thuật Oversampling

Oversampling là quá trình lấy mẫu sử dụng tần số lấy mẫu (fS) lớn hơn rất nhiều

so với tần số Nyquist (fN), tỷ số fS/fN được gọi là Oversampling-rate (OSR) Đối với một bộ điều chế ΔΣADC giá trị OSR thường là từ 8 đến 512 Oversampling giúp cho

hệ thống đạt được yêu cầu về độ phân giải và độ tuyến tính với tốc độ xử lý nhanh hơn rất nhiều so với quá trình lấy mẫu ở tần số Nyquist [4]

1.2.2 Lượng tử hóa (Quantization)

Lượng tử hóa là quá trình phân loại một mẫu tín hiệu thành một trong các mức lượng tử đã định trước Bộ điều chế Delta-sigma sử dụng lượng tử hóa đều, lưỡng cực và làm tròn Trong quá trình lượng tử, lỗi lượng tử sinh ra do sự thay đổi ngẫu nhiên của tín hiệu và do mức lượng tử không thích hợp Lỗi lượng tử có thể được mô hình hóa như một nhiễu trắng, gọi là tạp âm lượng tử Mô hình nhiễu lượng tử được

mô tả như hình 1.5

Với bộ lượng tử sử dụng B bit lượng tử hóa, mức lượng tử Δ = 𝑋𝐹𝑆

2𝐵−1−1 với XFS là điện áp full-scale của bộ lượng tử

Công suất của tạp âm lượng tử:

𝜎𝐸2 = ∫ 𝑒2𝑃𝐷𝐹(𝑒)𝑑𝑒 = ∫ 𝑒21

∆𝑑𝑒 =

∆212+∆/2

Một mô hình đơn giản của hệ thống ΔΣADC ở miền Z được mô tả như hình 1.6

1Z-1U(z)

-V(z)E(z)++

Hình 1.6 Mô hình ΔΣADC trong miền Z

Từ hình 1.6 ta có thể dễ dàng tính được:

V(z) = STF(z)U(z) + NTF(z)E(z)

Trong đó, STF(z) là hàm truyền của tín hiệu (Signal Transfer Function), NTF(z)

là hàm truyền của nhiễu (Noise Transfer Function)

Tạp âm lượng tử được hồi tiếp về ở vòng lặp tiếp theo, khi đi qua loop-filter H(z) ( 1

𝑍−1) mật độ phổ công suất của tạp âm lượng tử sẽ thay đổi:

𝑆𝐸(𝑓) = ∆

212𝑓𝑆 |𝑁𝑇𝐹(𝑧)|

Khi đó công suất tạp âm lượng tử bên trong bằng tần tín hiệu được tính như sau

𝑃𝑄 = ∫ ∆

212𝑓𝑆 |𝑁𝑇𝐹(𝑧)|

𝜋𝑓

𝑓𝑠)2

này được gọi là noise shaping

Hình 1.7 Quantization noise shaping

1.3 Các thông số đánh giá hiệu năng của ΔΣADC

1.3.1 Tỷ số tín hiệu trên nhiễu SNR (Signal to Noise Ratio)

Tỷ số công suất tín hiệu trên nhiễu (Signal to Noise Ratio hay Signal to Noise Ratio

âm Trong điều chế Delta-Sigma, tỷ số SNR được xác định bằng tỷ số giữa công suất

tín hiệu và công suất tạp âm bên trong băng tần tín hiệu (in-band noise) ở đầu ra, là

một thông số quan trọng để dánh giá một cách tương đối chất lượng của bộ điều chế

1.3.2 Signal to Noise and Distortion Ratio (SNDR)

Tỷ số SNDR là tỷ số công suất tín hiệu mong muốn trên công suất các thành phần không mong muốn, bao gồm tạp âm và các hiệu ứng phi tuyến Trong điều chế Delta-

Sigma, méo hài (harmonic distortion) xảy ra khi tín hiệu đầu vào là tín hiệu hình sin

đi qua bộ integrator

Tỷ số DR là tỷ số giữa công suất tín hiệu có biên độ lớn nhất mà bộ điều chế có

thể xử lý (full-scale) và công suất tín hiệu có biên độ nhỏ nhất mà tín hiệu không bị

nhầm lẫn với tạp âm (biên độ mà công suất tín hiệu bằng công suất tạp âm)

1.3.4 Effective Number of Bits (ENOB)

ENOB là số bit hiệu dụng của bộ điều chế, thể hiện độ phân giải của bộ điều chế

đã bao gồm tất cả các hiệu ứng phi tuyến ENOB là thông số để đánh giá tốc độ xử lý của các phương pháp chuyển đổi ADC

𝐸𝑁𝑂𝐵 =𝑆𝑁𝐷𝑅 − 1.76

6.02

1.4 Single Stage Delta-sigma Modulator

1.4.1 First Order Delta-sigma Modulator (MOD1)

Bộ điều chế Delta-sigma bậc 1 (MOD1) bao gồm 1 vòng lặp feedback, 1 khối integrator và một bộ lượng tử hóa được thể hiện ở hình 1.8

Quá trình noise shaping của MOD1 được thể hiện ở hình 1.9

Công suất của tạp âm lượng tử ở bên trong băng tần tín hiệu:

𝑃𝑄 = ∫ ∆

212𝑓𝑆 |𝑁𝑇𝐹(𝑧)|

𝜋𝑓

𝑓𝑠)2

𝑑𝑓

= ∆2

12.

𝜋2

3 𝑂𝑆𝑅3Với bộ điều chế sử dụng một bit lượng tử, công suất tín hiệu:

𝑃𝑠 =(∆/2)

2

∆28

Tỷ số công suất tín hiệu trên tạp âm:

9 𝑂𝑆𝑅3

2 𝜋2

Hình 1.8 First order ΔΣADC modulator

Hình 1.9 Noise shaping của MOD1 1.4.2 High Order Delta-sigma Modulator (MODN)

Bộ điều chế Delta-Sigma bậc N (MODN) bao gồm N integrator, N vòng lặp feedback tới các integrator và 1 bộ lượng tử hóa Được mô tả như hình dưới

Hình 1.10 Mô hình Nth order delta-sigma modulator Với bộ điều chế Delta-Sigma bậc cao, ta có thể biểu diễn mô hình tuyến tính của

𝑁−2(𝑧 − 1)𝑁−1− ⋯ − 𝑧

(𝑧 − 1)2− 1

𝑧 − 1 = −z

−1(1 − 𝑧−1)𝑁

Hình 1.12 Nosie shaping của MOD2

So sánh hình 1.12 với hình 1.9 cho thấy noise shaping của MOD2 tốt hơn MOD1 rất nhiều

Công suất tạp âm lượng tử trong băng tần tín hiệu:

𝐼𝑄𝑁𝑃 = 𝑃𝑄 = ∫ ∆

212𝑓𝑆 |𝑁𝑇𝐹(𝑧)|

𝑓𝑠)2𝑁

𝑑𝑓

= ∆2

12.

𝜋2𝑁(2𝑁 + 1) 𝑂𝑆𝑅2𝑁+1Với bộ điều chế sử dụng một bit lượng tử, công suất tín hiệu:

𝑃𝑠 =(∆/2)

2

∆28

Tỷ số công suất tín hiệu trên tạp âm:

3 (2𝑁 + 1) 𝑂𝑆𝑅2𝑁+1

2 𝜋2𝑁Dựa vào công thức trên ta thấy, SNR tỷ lệ thuận với số bậc của bộ điều chế và tỷ

số OSR, số bậc và OSR càng cao thi SNR càng lớn

1.5 Tính ổn định của Delta-sigma ADC

Đối với bộ điều chế Delta-Sigma, hệ thống được định nghĩa là ổn định khi tín hiệu

ở đầu ra của Loop-Filter có biên độ giới hạn, hay nói cách khác là tín hiệu đầu ra của Loop-Filter nằm trong khả năng làm việc của bộ lượng tử hóa

Trong bộ điều chế Delta-Sigma, tín hiệu vào của bộ lượng tử là tổng của tín hiệu

đầu vào và tạp âm lượng tử đã được noise-shaping bởi Loop-Filter:

𝑦[𝑛] = 𝑢[𝑛] + 𝑒[𝑛] ∗ (ℎ[𝑛] − 𝛿[𝑛]) Khi giá trị 𝑦[𝑛] vượt quá khả năng làm việc của bộ lượng tử thì bộ lượng tử bị quá

tải (overload hoặc saturation) Sự quá tải này làm tăng lỗi lượng tử, làm trầm trọng

thêm tình trạng quá tải ban đầu, dẫn đến bộ lượng tử lại tiếp tục quá tải và vòng tròn

luẩn quẩn này cuối cùng dẫn đến hệ thống trở thành mất ổn định (unstable)

1.5.1 Single bit modulator

Đối với những bộ điều chế bậc cao sử dụng 1 bit lượng tử, tiêu chuẩn được áp

dụng rộng rãi nhất là tiêu chuẩn Lee (Lee’s rule):

Một bộ điều chế Delta Sigma sử dụng 1 bit lượng tử với hàm truyền đạt của tạp

âm 𝑁𝑇𝐹(𝑧) = 𝐻(𝑧) sẽ ổn định khi max

𝑤 |𝐻(𝑒𝑗𝑤)| < 1.5 Trong đó, max

𝑤 |𝐻(𝑒𝑗𝑤)| là giá trị lớn nhất của H trong mọi tần số, hay còn được

gọi là infinity-norm của H, kí hiệu là ‖𝐻‖∞

Mặc dù tiêu chuẩn Lee là một tiêu chuẩn rất có ích trong việc dự đoán tính không

ổn định của những bộ điều chế sử dụng 1 bit lượng tử, tuy nhiên nó không có cơ sở

lý thuyết vững chắc và cần phải được xác nhận bằng mô phỏng

1.5.2 Multi bit modulator

Đối với những bộ điều chế sử dụng lượng tử hóa nhiều bit, kết quả tính toán lý thuyết sau thường được sử dụng:

Xét bộ điều chế với một bộ lượng tử B-bit có số khoảng lượng tử 𝑀 = 2𝐵, mức lượng tử ∆= 2, số mức lượng tử là M+1, và điện áp full-scale là 2M, khoảng làm việc