Thiet ke mach dong ho bam giay

Đồ án thiết kế mạch đồng hồ bấm giây

TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI

—KHOA ĐIỆN—

BÀI TẬP LỚN

VI MẠCH TƯƠNG TỰ & VI

MẠCH SỐ

ĐỀ TÀI: THIẾT KẾ MẠCH ĐỒNG HỒ BẤM GIÂY

Giáo viên hướng dẫn : Nguyễn Văn Vinh

Nhóm thực hiện đề tài : Nhóm 5

Hà Nội - 2016

 Hoàng Thị Nhung  Nguyễn Công Hiệu

Nhận Xét Của Giáo Viên Bộ Môn

.

LỜI NÓI ĐẦU

Ngày nay ngành kỹ thuật điện tử có vai trò rất quan trọng trong cuộc sống của con người Các hệ thống điện tử ngày nay rất đa dạng và đang thay thế các công việc hàng ngày của con người từ những công việc đơn giản đến phức tạp như điều khiển khiển tín hiệu đèn giao thông, đo tốc độ động cơ hay các đồng

hồ số Các hệ thống này có thể thiết kế theo hệ thống tương tự hoặc hệ thống số Tuy nhiên trong các hệ thống điện tử thông minh hiện nay người ta thường sử dụng hệ thống số hơn là các hệ thống tương tự bởi một số các ưu điểm vượt trội

mà hệ thống mang lại đó là: độ tin cậy cao, giá thành thấp, dễ dàng thiết kế, lắp đặt và vận hành …

Như ta đã biết trong cuộc sống chúng ta rất hay sử dụng chiếc đồng hồ bấm giây Ví dụ như trong các cuộc thi để đánh giá chính xác thành thích của một Vận động viên mà có liên quan đến thời gian thì người ta thường hay dung chiếc đồng hồ bấm giây để ghi thành tích của vận động viên

Sau một thời gian học tập lý thuyết, thực hành và tìm hiểu các tài liệu về môn VI MẠCH TƯƠNG TỰ VÀ VI MẠCH SỐ, với sự giảng dạy nhiệt tình của các thầy, các cô, cùng với sự dẫn dắt nhiệt tình của giáo viên hướng dẫn

thầy Nguyễn Văn Vinh, đề tài em bốc thăm là: “THIẾT KẾT MẠCH ĐỒNG

sự thông cảm và góp ý của thầy giáo để đồ án này hoàn thiện hơn

1.1Khái quát

……… 1.2Các phương pháp tối thiểu hóa hàm logic …

 PHÂN TÍCH VÀ GIẢI QUYẾT VẤN ĐỀ

- Từ bảng trạng thái xác định biểu thức hàm logic hoặc bảng các nô.

- Tiến hành tối thiểu hóa hàm logic và đưa về dạng thuận lợi để khai triển hàm thông qua các mạch logic cơ bản

1.2 Các phương pháp tối thiểu hóa hàm logic

Có nhiều phương pháp để tối thiểu hóa hàm logic Ở đây giới thiệu 2

phương pháp

Tối thiểu hóa hàm logic bằng cách sử dụng các định luật cơ bản của đại

số logic.

Tối thiểu hóa hàm logic bằng biểu đồ các nô

Tối thiểu hóa hàm logic bằng biểu đồ các nô còn được gọi là phương pháp dùng hình vẽ Phương pháp gồm những bước sau:

Bước 1 : Mô tả hàm logic, nghĩa là, đưa hàm logic cần tối thiểu hóa về

dạng chuẩn tắc tổng đầy đủ (dạng tổng các tích, dạng OR-AND ) ở dạng bản chân lí của hàm số Mỗi tích trong đó gồm đầy đủ các biến là nguyên biến, nếu biến có giá trị 1, hoặc phủ định của biến, nếu có giá trị không nhưng không quá một lần

Bước 2 : Lập bảng các nô cho hàm logic cần tối thiểu hóa theo bản chân lí

đã lập Số ô của bảng bằng số tích có thể (2n ô) của hàm logic Mỗi tích trong mỗi ô (theo hàng, cột) cạnh nhau chỉ có một biến thay đổi giá trị Các ô tạo

thành hàng và cột: đầu mỗi hàng, cột ghi tổ hợp các biến tương ứng Các hàng, cột kề nhau hoặc đối xứng nhau chỉ khác nhau 1 biến Trong mỗi ô ghi giá trị của hàm số tương ứng với tích các biến (là 0 hoặc 1) Có thể ghi bổ sung cả thứ

tự của ô theo số hệ đếm thập phân

Bước 3: Lập các nhóm ô độc lập, ta chỉ quan tâm đến các ô mà hàm số có

giá trị 1 Nhóm các ô có 1 thành nhóm gồm các ô có 1 kề nhau kể cả các ô ở biên miền, số ô trong 1 nhóm là 1, 2,4,8…ô (là hàm mũ 2n), sao cho 2 ô liền kề chỉ có 1 biến thay đổi giá trị Trong đó, một ô có thể tham gia vào một vài

nhóm khác nhau Các nhóm độc lập phải khác nhau ít nhất 1 ô Các nhóm được lập phải phủ hết các ô có giá trị 1 của bảng

Bước 4: Viết biểu thức hàm logic đã tối thiều hóa ở dạng tổng các tích

Tương ứng với mỗi nhóm thành lập một tích các biến sau khi đã loại các biến thay đổi giá trị ở các ô trong nhóm Viết biểu thức hàm logic đã tối thiểu hóa:

đó là tổng các tích đã xác đinh, chỉ sử dụng các tích của một số nhóm sao cho các ô của chúng phủ hết các ô có 1 của bảng

1.3 Tổng hợp hàm logic ràng buộc

Khái niệm về hàm logic ràng buộc

Hàm số n biến có 2n tổ hợp biến, tương ứng với mỗi tổ hợp biến đó hàm số

có giá trị 1 hoặc 0 Nhưng cũng có những trường hợp, với một số tổ hợp biến số hàm số của các biến đó không xác định được giá trị theo một điều kiện nào đó

Phần tử ràng buộc hay số hạng ràng buộc là tổ hợp biến tương ứng với

trường hợp hàm số không xác định, số hạng ràng buộc luôn bằng 0

Điều kiện ràng buộc là biểu thức logic tạo bởi tổng bào các phần tử ràng

buộc, vậy điều kiện ràng buộc cũng luôn bằng 0

Hàm logic ràng buộc là hàm số logic xác định với điều kiện ràng buộc

Để mô tả hàm logic ràng buộc cũng thường sử dụng bảng chân lí, bằng

biểu thức logic hoặc dung bảng các nô

Trong bảng chân lí của giá trị của hàm số tương ứng với số hạng ràng buộc được đánh dấu “x” Ví dụ, bảng chân lí của hàm logic ràng buộc 3 biến ở dạng tổng các tích như bảng 1.3 Hàm số có các phần tử ràng buộc là tổ hợp các biến thứ 4,5,6 có các tích tương ứng là C B A . , C B A . , C B A .

Khi biểu diễn hàm logic ràng buộc bằng biểu thức thì khi viết biểu thức logic của hàm số cần viết kèm theo điều kiện ràng buộc

Bảng 1.3: Bảng chân lí của hàm logic ràng buộc 3 biến ở dạng tổng các tích.

Hoặc viết ở dạng chuẩn tắc đầy đủ của hàm Z có bảng chân lí trên bảng 1.3 là:

Z C B A = C+ +B A C+ +B A C+ +B A C+ +B A

Với (C + +B A C)( + +B A C)( + +B A) = 0

Hay viết gọn là Z(C,B,A)=∏(0,1,2,3) với N=4,5,6

Khi dùng bảng các nô để mô tả hàm logic ràng buộc ta cũng sử dụng dấu “x”

tại các ô ứng với tổ hợp biến là số hạng ràng buộc Ví dụ hàm số mô tả trên

bảng chân lí ở bảng 1.3 có bản các nô như hình:

Hình1.3 Bảng Các nô của hàm logic ràng buộc 3 biến Tối thiểu hóa hàm logic ràng buộc

Cũng có thể sử dụng các phương pháp khác nhau để tối thiểu hóa hàm

logic ràng buộc Trong mục này chỉ giới thiệu 2 phương pháp tối thiểu hóa

bằng công thức và dùng bảng Các nô

Phương pháp tối thiểu hóa bằng công thức, ngoài việc sử dụng các quan

hệ logic đã biết, ta còn dựa vào một vẫn để là, điều kiện ràng buộc luôn luôn bằng 0, nên có thể sử dụng nó để them vào biểu thức mô tả hàm số trong dạng OR-AND, hoặc loại nó khỏi biểu thức mô tả hàm số, thì bản thân hàm số logic ràng buộc tương ứng không thay đổi Trên cơ sở đó rồi sử dụng các công thức

và định lí của đại số để tối thiểu hóa hàm logic ràng buộc

Trong phương pháp tối thiều hóa hàm logic ràng buộc bằng bảng Các nô Trong phương pháp tối thiều hóa hàm logic ràng buộc bằng bảng Các nô ta bắt

đầu từ việc mô tả được hàm logic ràng buộc bằng bảng các nô Ta có thể sử

dụng cả các ô có dấu “x” (tương ứng với các tổ hợp là phần tử ràng buộc) cùng với các ô ở đó hàm logic ràng buộc có giá trị 1 hoặc 0 để lập các nhóm để tối thiểu hóa

1.4 Bộ mã hóa và giải mã

Bộ mã hóa nhị-thập phân (Bộ mã hóa BCD)

Bộ mã hóa nhị-thập phân là mạch điện có nhiệm vụ chuyển 10 chữ só hệ thập phân thành mã hệ nhị phân Dạng mã này còn được gọi là bã BCD (Binary Code Decimal)

Vậy, mạch điện của bộ mã hóa có 10 đầu vào tương ứng với 10 chữ số cần

mã hóa Ta kí hiệu thứ tự là y0 ,y1 ,y2 ,y3 ,y4 ,y5 ,y6 ,y7 ,y8 ,y9 Ta có số kí tự cần

mã hóa là N=10 Số bit của mã nhị phân là n, sao cho 2n>N Cụ thể n = 4, khi

đó ta có số trạng thái 24=16>N=10, trong khi ta chỉ cần mã hóa 10 số, vậy còn

dư 6 tổ hợp Ứng với mỗi tổ hợp biến ra chỉ có một biến vào có giá trị logic 1 (là chữ số cần mã hóa trong thời điểm đó) Các bit của mã nhị phân kí hiệu là A,B,C,D (D có trọng số cao nhất) , ta có thể chin 10 trong 16 trạng thái đó Ví

dụ theo bảng chân lí cho bộ mã hóa như bảng 1.4 Trọng số các bit D,C,B,A

giảm dần tương ứng là 8,4,2,1 Bởi vậy mã nhị-thập phân còn gọi là mã 8421

Bảng 1.4 Bảng chân lí bộ mã hóa BCD theo 8421

Biểu thức logic cho các biến ra ứng với ía trị biến vào có logic và dùng

Sơ đồ logic bộ mã hóa nhị-thập phân theo mã 8421 như trên hình vẽ Trên

sơ đồ không thấy có biến vào y0, mà cần hiểu mặc định Khi đó có

DCBA=0000, thì cửa vào có y0 =1 và đó chính là mã nhị phân số 0 của hệ thập phân

Bộ giải mã nhị-thập phân (bộ giải mã BCD)

Bộ giải mã BCD có 4 cửa vào là 4 bit nhị phân, kí hiệu chúng theo trọng

số giảm dần là DCBA Có các cửa ra là 10 số hệ thập phân (số 0 đến 9), kí hiệu chúng là y0 ,y1 ,y2 ,y3 ,y4 ,y5 ,y6 ,y7 ,y8 ,y9 Ứng với mỗi tổ hợp biến vào chỉ có một biến ra xuất hiện Quy định mức thấp (mức 0) là mức tích cực của biến ra

Bảng 1.5 Bảng chân lí bộ giải mã BCD theo mã 8421

Để tối thiểu hóa biểu thức các biến ra ta xây dựng biểu đồ các nô cho phủ định các biến này từ y0 đến y9 Dùng bảng đã lập để tối thiểu hóa và với các lập nhóm như vậy, ta được biểu thức tối thiểu của các biến ra bộ giải mã BCD với,

9

y =D A, y8 =D A. , y7 =C B A , y6 =C B A . , y5 =C B A , y4 =C B A ,

3

y =C B A, y2 =C B A , y1 =D C B A . , y0 =D C B A . Rồi lấy phủ định 1 lần nữa , được các biến ra của bộ giải mã BCD là y9 =D A. , y8 =D A. ,

Hình 1.5 Sơ đồ nguyên lý bộ giải mã BCD

1.5 Tìm hiểu về IC giải mã 7 đoạn 74LS47

1.5.1 Sơ đồ chân và chức năng các chân

Khảo sát 74LS47

Với mạch giải mã ở trên ta có thể dùng 74LS47 Đây là IC giải mã đồng thời thúc trực tiếp led 7 đoạn loại Anode chung luôn vì nó có các ngõ ra cực thu

để hở và khả năng nhận dòng đủ lớn Sơ đồ chân của IC như sau:

Hình 2.1.15 Kí hiệu khối và chân ra 74LS47

Đây là IC giải mã từ BCD sang mã LED 7 vạch với 4 chân đầu vào và 7 chân đầu ra với chức năng của từng chân như sau:

+ Chân 1, 2, 6, 7: Chân dữ liệu BCD vào dữ liệu này được lấy từ IC đếm

+ Chân 9, 10, 11, 12, 13, 14, 15: Các chân ra tác động mức thấp (0) và được nối với LED 7

+ Chân 8: Chân nối GND

+ Chân 16: Chân nối Vcc = 5V

+ Chân 4: chân này không cần biết theo datasheet thì cho nó lên Vcc

+ Chân 5: Ngõ vào xoá dợn sóng RBI được để không hay nối lên cao khi không được dùng để xoá số 0 (số 0 ở trước số có nghĩa hay số 0 thừa bên trái dấu

chấm thập phân)

+Chân 3: chân này cũng có thể cho nó lên Vcc

Hình 2.1.16 Cấu trúc bên trong của 74LS47 và dạng số hiển thị

1.5.2 Nguyên lý hoạt động

Hoạt động của IC được tóm tắt theo bảng dưới đây

• Nhận thấy các ngõ ra mạch giải mã tác động ở mức thấp (0) thì led tương ứng sáng

• Ngoài 10 số từ 0 đến 9 được giải mã, mạch cũng còn giải mã được 6

trạng thái khác, ở đây không dùng đến (ghi chú 2)

• Để hoạt động giải mã xảy ra bình thường thì chân LT và BI/RBO phải ở mức cao

• Muốn thử đèn led để các led đều sáng hết thì kéo chân LT xuống thấp (ghi chú 5)

• Muốn xoá các số (tắt hết led) thì kéo chân BI xuống thấp (ghi chú 3)

Khi cần giải mã nhiều led 7 đoạn ta cũng có thể ghép nhiều tầng IC, muốn xoá số 0 vô nghĩa ở trước thì nối chân RBI của tầng đầu xuống thấp, khi này chân ra RBO cũng xuống thấp và được nối tới tầng sau nếu muốn xoá tiếp số 0

vô nghĩa của tầng đó (ghi chú 4) Riêng tầng cuối cũng thì RBI để trống hay để mức cao để vẫn hiển thị số 0 cuối cùng

Ví dụ: Hãy xem một ứng dụng của mạch giải mã led 7 đoạn :

Hình 2.1.14 Ứng dụng mạch giải mã 74LS47

• Mạch dao động tạo ra xung kích cho mạch đếm, ta có thể điều chỉnh chu

kì xung để mạch đếm nhanh hay chậm

• Mạch đếm tạo ra mã số đếm BCD một cách tự động đưa tới mạch giải

mã có thể là cho đếm lên hay đếm xuống

• Mạch giải mã sẽ giải mã BCD sang led 7 đoạn để hiển thị số đếm thập phân

Bây giờ ta có thể thay mạch dao động bằng 1 bộ cảm biến chẳng hạn dùng

bộ thu phát led đặt ở cửa vào nếu mỗi lần có 1 người vào thì bộ cảm biến sẽ tạo

1 xung kích kích cho mạch đếm Lưu ý rằng IC 7490 là IC đếm chia 10 không đồng bộ mà ta sẽ học ở chương sau

Như vậy với ứng dụng này ta đã có hệ thống đếm số người vào cổng cũng

có thể đếm sản phẩm qua băng truyền,… tất nhiên chỉ hạn chế ở số người vào nhiều nhất là 9

Khi này hình trên được trình bày ở dạng mạch cụ thể như sau:

Hình 2.1.17 Minh hoạ ứng dụng 74LS47 trong mạch hiển thị led 7 đoạn

Ta cũng có thể dùng nhiều IC giải mã thúc 74LS47 để giải mã thúc nhiều led 7 đoạn.Về cấu trúc logic và các thông số của IC, có thể xem thêm trong

phần datasheet

• Bài 2: Các mạch dãy cơ bản

Mạch dãy là mạch logic có các phần tử nhớ được tạo bởi các mạch lật và

các mạch logic cơ bản và các biến ra của mạch không chỉ phụ thuộc vào tổ hợp biến vào, mà còn phụ thuộc cả vào trạng thái hiện tại của mạch

2.1 Thanh ghi và thanh ghi dịch

Ở phần trước ta đã được biết đến các loại FF Chúng đều có thể lưu trữ

(nhớ 1 bit) và chỉ khi có xung đồng bộ thì bit đó mới truyền tới ngõ ra (đảo hay không đảo) Bây giờ nếu ta mắc nhiều FF nối tiếp lại với nhau thì sẽ nhớ được nhiều bit Các ngõ ra sẽ phần hoạt động theo xung nhịp ck Có thể lấy ngõ ra ở từng tầng FF (gọi là các ngõ ra song song) hay ở tầng cuối (ngõ ra nối tiếp)

Như vậy mạch có thể ghi lại dữ liệu (nhớ) và dịch chuyển nó (truyền) nên mạch được gọi là ghi dịch Ghi dịch cũng có rất nhiều ứng dụng đặc biệt trong máy tính, như chính cái tên của nó: lưu trữ dữ liệu và dịch chuyển dữ liệu chỉ là ứng dụng nổi bật nhất

Hình 2.1 Ghi dịch 4 bit cơ bản

Thanh ghi, trước hết được xoá (áp xung CLEAR) để đặt các ngõ ra về 0

Dữ liệu cần dịch chuyển được đưa vào ngõ D của tầng FF đầu tiên (FF0) Ở

mỗi xung kích lên của đồng hồ ck, sẽ có 1 bit được dịch chuyển từ trái sang

phải, nối tiếp từ tầng này qua tầng khác và đưa ra ở ngõ Q của tầng sau cùng (FF3) Giả sử dữ liệu đưa vào là 1001, sau 4 xung ck thì ta lấy ra bit LSB, sau 7 xung ck ta lấy ra bit MSB

2.1.2 Hoạt động

Nếu tiếp tục có xung ck và không đưa thêm dữ liệu vào thì ngõ ra chỉ còn

là 0 (các FF đã reset: đặt lại về 0 hết Do đó ta phải “hứng” hay ghim dữ liệu lại Một cách làm là sử dụng 2 cổng AND, 1 cổng OR và 1 cổng NOT như hình dưới đây

Hình 2.2 Cho phép chốt dữ liệu trước khi dịch ra ngoài

Dữ liệu được đưa vào thanh ghi khi đường điều khiển R/W control ở mức cao (Write) Dữ liệu chỉ được đưa ra ngoài khi đường điều khiển ở mức thấp (Read)

2.1.3 Phân loại

Có nhiều cách chia loại thanh ghi dịch (SR)

- Theo số tầng FF (số bit): SR có cấu tạo bởi bao nhiêu FF mắc nối tiếp thì

có bấy nhiêu bit (ra song song) Ta có SR 4 bit, 5 bit, 8 bit, 16 bit …

Có thể có SR nhiều bit hơn bằng cách mắc nhiều SR với nhau hay dùng công nghệ CMOS (các máy tính sử dụng SR nhiều bit)

- Theo cách ghi dịch có

SISO vào nối tiếp ra nối tiếp

SIPO vào nối tiếp ra song song

PISO vào song song ra nối tiếp

PIPO vào song song ra song song

- Theo chiều dịch có SR trái, phải, hay cả 2 chiều

- Theo mạch ra có loại thường và 3 trạng thái

2.1.4 Ứng dụng

Thanh ghi dịch đóng vai trò cực kì quan trọng trong việc lưu trữ, tính toán

số học và logic Chẳng hạn trong các bộ vi xử lí, máy tính đều có cấu tạo các thanh ghi dịch; trong vi điều khiển (8051) cũng có các ghi dịch làm nhiều chức năng hay như trong nhân chia, ALU đã xét ở chương 2 ghi dịch cũng đã được

đề cập đến Ở đây không đi vào chi tiết mà chỉ nói khái quát ngắn gọn về ứng dụng của chúng

- Lưu trữ và dịch chuyển dữ liệu

- Tạo kí tự hay tạo dạng song điều khiển

- Chuyển đổi dữ liệu nối tiếp sang song song và ngược lại

- Bus truyền dữ liệu

2.2 Bộ đếm

Bộ đếm là thiết bị đếm được số xung đến cửa vào, đầu ra của bộ đếm là số

lượng xung đếm được Bộ đếm rất đa dạng Bộ đếm có thể phân loại theo cách thức hoạt động làm bộ đếm đồng bộ và bộ đếm không đồng bộ (bộ đếm dị bộ) hoặc phân loại theo hệ số đếm của nó làm bộ đếm nhị phân, bộ đếm thập phân

và bộ đếm N phân

2.2.1 Đếm lên chia 16

Nối dây như thế nào ?

giống như ở mạch đếm không đồng bộ do đó ta sẽ dựa vào chúng để xác định xem mạch hoạt động như thế nào.

Cũng cần lưu ý là ở đây ta xây dựng mạch đếm lên mod 16 với 4 FF JK có xung Ck tác động cạnh xuống Ta cũng có thể làm mạch tương tư, với xung ck tác động cạnh lên hay sử dụng FF T thay cho FF JK

Hình 2.4

Để mạch đếm đúng, ở mỗi xung kích ck tác động cạnh xuống, chỉ có FF nào dự kiến sẽ lật trạng thái mới phải để T = 1(J, K được nối chung với nhau và được coi như là ngõ chung T) Nhìn vào bảng trạng thái hoạt động của bộ đếm lên ta sẽ thấy được cần phải kết nối như thế nào

- Ngõ ra Q0 sẽ thay đổi trạng thái theo cạnh xuống của xung kích ck do đó ngõ T0 được để trống (mức cao)

- Ngõ ra Q1 đổi trạng thái khi có xung kích xuống Q0 do đó Q0 được đưa thẳng vào ngõ T1

- Ngõ ra Q2 đổi trạng thái khi đếm đến số 4, 8, 12, 0, lúc này thì Q0 và Q1 đều xuống thấp; vậy ngõ vào T2 sẽ là And của hai ngõ vào này

- Ngõ ra Q3 đảo trạng thái khi số đếm là 8 và 0 khi này Q0, Q1, Q2 đều tác

dụng cạnh xuống, vậy ngõ vào T3 sẽ là And của 2 ngõ vào này

Vậy mỗi FF đều phải có đầu vào T được nối sao cho chúng ở mức cao chỉ khi nào đầu ra của các FF trước nó ở mức cao

T0 = 1

Bây giờ thêm 1 ngõ điều khiển chế độ đếm giống như bên mạch đếm lên xuống không đồng bộ ta đã có mạch đếm lên xuống đồng bộ K = 1(up) đếm lên, K = 0(down) đếm xuống Mạch được xây dựng như hình sau (lưu ý xung

ck tác động cạnh lên)

Hình2.6 Mạch đếm đồng bộ lên hay xuống

Còn với FF 1, Q1 đổi trạng thái khi Q0 ở cao đồng thời Q1 phải được giữ luôn mức thấp ở số đếm thứ 10, khi này có thể tận dụng đang ở cao cho tới khi reset, vậy J1 = K1 = Q0.

Sau cùng với FF 3 Q3 sẽ được reset về 0 khi cả 3 Q0Q1Q2 đều về 0 Vậy J3 = K3 = Q0Q1Q2

Kiểm tra lại thấy rằng mạch đúng là hoạt động đếm chia 10 Bạn có thể

xem phần thiết kế mạch đếm đồng bộ ở sau để hiểu rõ cách nối mạch, còn đây

đồng bộ hay không đồng bộ từ số này Việc này giống như là nạp song song ở ghi dịch vậy, bằng cách tận dụng ngõ Cl và Pr (ngõ không đồng bộ độc lập với ck) Cấu trúc mạch với 3 tầng FF được minh hoạ như hình và hoạt động nạp

được thực hiện như sau: