nguyen ly lam viec cua ram theo chuan ddram

BỘ GIAO THÔNG VẬN TẢI TRƯỜNG ĐẠI HỌC HÀNG HẢI VIỆT NAM KHOA CÔNG NGHỆ THÔNG TIN - - BÀI TẬP LỚN MÔN KIẾN TRÚC MÁY TÍNH ĐỀ TÀI-_Phân tích nguyên lý làm việc nhớ RAM chuẩn DDRAM_ LỚP: KTMT-N03 Thành viên nhóm: _Trần Trung Kiên (Mã sv:52040)_ _Đặng Minh Quang (Mã sv:51243)_ _ Trần Quốc Lập(Mã sv:51230)_ Hải Phòng,tháng năm2014 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ Mục lục Chương Giới thiệu chung DDRAM 1.1 Lịch sử phát triển DDRAM 1.2 Giới thiệu loại DDRAM SDRAM 1.3 Các loại DDRAM nay………………………………………………………… 1.4Nhận biết loại DDRAM .10 Chương Nguyên lý làm việc RAM chuẩn DDRAM……………………………… 14 2.1 Sự dụng tính toàn vẹn tín hiệu…………………………………… …………… 14 2.2.Tính toán điện cho DDR nhớ …………………………………… 19 2.3.Thiết kế cho 1G nhớ 41 2.4.Chức chung DDR SDRAM 43 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ 2.5 Trình tự khởi tạo DDR_SDRAM 56 Danh mục bảng Bảng 1.4.0: Số chân nối DDR_SDRAM .11 Bảng 1.4.1: Tốc độ DDR,DDR2,DDR3 12 Bảng 1.4.2: Điện áp DDR,DDR2,DDR3 .12 Bảng 1.4.3: Bảng tổng hợp giá trị CL phổ biến 13 Bảng 2.1: Các thành phần DDR SDRAM 31 Bảng 2.2: tACT giá trị cho DDR333 so với đọc / viết băng thông tỷ lệ trùng hợp ………………… 32 Bảng 2.3: Địa Command nhóm định hướng nội quy 37 Bảng 2.4: Địa Command Nhóm Routing Rules 38 Bảng 2.5: Dữ liệu Phân nhóm liệu Strobe 39 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ Bảng 2.3.1: Làm Các thông số DDR266 thiết bị 41 Bảng 2.4.1: Thông số SDR DDR nhanh tham khảo 44 Danh mục hình Hình 1.2.1: DDRam sử dụng máy Pentium Hình 1.2.2: Khe cắm SDRam Mainboard chia làm múi Hình 1.3.1: Hình ảnh DDR SDRAM Hình 1.3.2: Hình ảnh DDR2 SDRAM Hình 1.3.3:Hình ảnh DDR3 SDRAM .9 Hình 1.3.4: DDR4 module nhớ sản xuất Samsung Hình 1.3.5: DDR4 10 Hình 4.1: Khác biệt điểm tiếp xúc DDR DDR2 .11 Hình 4.2: Khác biệt tiếp xúc góc DDR2 DDR3 11 Hình 1.4.4: DDR2 DDR3 đóng gói kiểu BGA 11 Hình 1.4.3: Chip DDR đóng gói kiểu TSOP 11 Hình 4.5: Latency 13 Hình 2.1: Tín hiệu toàn vẹn điển hình Shot từ Oscilloscope .17 Hình 2.3: Khảo sát gói FBGA .18 Hình 2.4: Ví dụ DIMM toàn vẹn tín hiệu 18 Hình 2.5: 256Mb DDR SDRAM 20 Hình 2.6: Ảnh hưởng CKE 21 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ Hình 2.7: IDD0 .22 Hình 2.8: ACT-ACT với tRC = 12 tCK 23 Hình 2.9: ACT-AC T Tách CK 24 Hình 2.10 : Chu kì viết 25 Hình 2.11: Đọc hồ sơ 27 Hình 2.12: Chấm dứt DQ hệ thống tiêu biểu .28 Hình 2.13: Đọc Current với I / O điện 29 Hình 2.14: Điện tiêu thụ cho thiết bị 33 Hình 2.15: Công suất tiêu thụ Break .34 Hình 2.16: DIMM Unbuffered DDR333 MHz Topology 1T địa Bus lệnh 34 Hình 2.17:DIMM Unbuffered DDR333 MHz Topology 2T địa Bus lệnh .35 Hình 2.18: DDR Địa tín hiệu huy Routing Topology 36 Hình 2.19: Địa không đền bù dòng 37 Hình 2.20: Địa bù dòng 38 Hình 2.21: DDR liệu Byte Lane Routing Topology .39 Hình 2.22: Bộ nhớ Viết thời điểm ADDR / CMD 40 Hình 2.23: DRAM đọc liệu hợp l 40 Hình 2.24: Key SPD Bytes Ví dụ cho Module Sử dụng 128 Meg x DDR SDRAM 42 Hình 2.4.1: Chức chặn Diagram2 Meg x Memory Array với SDR DDR 44 Hình 2.4.2: Sơ đồ khối 2n-Prefetch READ 46 Hình 2.4.3: Sơ đồ khối Prefetch 2n-Viết .46 Hình 2.4.4: Ví dụ lệnh DDR Bus cho chu trình VIẾT .47 Hình 2.4.5: Thời gian tối thiểu liệu khe cắm 2n-Prefetch READ 48 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ Hình 2.4.6: Thời gian tối thiểu liệu khe cắm VIẾT 2n-Prefetch 49 Hình 2.4.8: DQS Pattern ĐỌC .52 Hình 2.4.9: DQS Pattern cho viết Postamble 53 Hình 2.4.10: LVCMOS tiêu biểu nhận 54 Hình 2.4.11: Điển hình SSTL_2 nhận 54 Hình 2.4.12: SSTL_2 giao diện trình độ đầu vào 55 Hình 2.4.13: SSTL_2 Đồng hồ 56 Hình 2.5.1: Sơ đồ khởi lưu lượng 58 Hình 2.5.2: Gia hạn đăng ký chế độ 59 Hình 2.5.3: Trình tự khởi tạo dạng song 60 Hình 2.5.4: Nguồn đồng Bus 61 Hình 2.5.5: Đặc trưng điểm điểm vi mạch 62 Hình 2.5.6: Chuyển đổi điều kiện mô nhiễu xuyên âm 64 Hình 2.5.7: Ghép vi mạch 65 Hình 2.5.8: CIN không phù hợp 66 Hình 2.5.9: Đối xứng lệch từ CIN không phù hợp 67 Hình 2.5.10: Chia nhỏ đường dẫn trở lại 67 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ Chương 1: Giới thiệu chung RAM DDRAM 1.1.Giới thiệu chung RAM • Khái niệm: RAM (viết tắt từ Random Access Memory tiếng Anh) là một loại bộ nhớ chính của máy tính RAM được gọi là bộ nhớ truy cập ngẫu nhiên vì nó có đặc tính: thời gian thực hiện thao tác đọc hoặc ghi đối với mỗi ô nhớ là nhau, cho dù ở bất kỳ vị trí nào bộ nhớ Mỗi ô nhớ của RAM đều có một địa chỉ Thông thường, mỗi ô nhớ là một byte (8 bit); nhiên hệ thống lại có thể đọc hay ghi vào nhiều byte (2, 4, byte) Phân loại: - SRAM (Static RAM) : Ram tĩnh - DRAM (Dynamic RAM) : Ram động 1.2.Giới thiệu chung DDRAM SDRAM SDRAM (Synchronous Dynamic Random Access Memory - RAM đồng bộ) là tên gọi chung của một dòng bộ nhớ máy tính, nó được phân SDR (Single Data Rate) và DDR (Double Data Rate) Do đó nếu gọi một cách chính xác, có hai loại RAM chính là SDR SDRAM và DDR SDRAM Cấu trúc của hai loại RAM này tương đối giống nhau, DDR(DDRAM) có khả truyền liệu ở hai điểm lên và xuống của tín hiệu nên tốc độ nhanh gấp đôi Trong thời gian gần xuất hiện chuẩn RAM mới dựa nền tảng DDR là DDR-II, DDR-II có tốc độ HIGH nhờ cải tiến thiết kế DDR được dựa thiết kế SDRAM( Bộ nhớ truy cập ngẫu nhiên động đồng bộ Synchronous Dynamic Random Access Memory), tức là sử dụng tín hiệu xung nhịp để đồng bộ hóa mọi thứ DDR là viết tắt của Tốc độ liệu gấp đôi - Double Data Rate , tức truyền được hai khối liệu một xung nhịp • Lịch sử phát triển DDRAM : _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ Nếu vài năm trước nhiều điều để nói RAM đa số hệ thống trang bị SDRAM với tốc độ từ 66MHz tới 133MHz khoảng thời gian ngắn trở lại đây, xuất nhiều chủng loại nhớ DDR SDRAM, Rambus RDRAM, DDR-SDRAM II Hình 1.2.1: DDRam sử dụng máy Pentium Khe cắm chia làm múi , có tốc độ Bus 266MHz, 333MHz 400MHz Trong năm qua, người dùng chứng kiến thay đổi nhanh chóng hệ thống máy tính để bàn Hai dòng CPU Intel AMD thay đổi liên tục không tốc độ (từ vài trăm MHz lên tới hàng GHz) mà giao tiếp (Intel: Socket 370/ 423/ 478 /775, AMD: Slot A, Socket 462-A/ 754 /940/ 939 ) chúng kéo theo thay đổi bo mạch chủ nhiều thành phần khác Một thành phần chịu ảnh hưởng lớn nhớ hệ thống (RAM) Tuy nhiên tập trung vào nhớ DDR DDR2 tại, chúng loại thống trị thị trường SDRAM cũ RDRAM giá HIGH mà dùng số máy tính Pentium đời đầu Hình 1.2.2: Khe cắm SDRam Mainboard chia làm múi 1.3 Các loại DDRAM • DDR SDRAM: Double Data Rate SDRAM gọi tắt DDR có 184 chân, DDR cải tiến từ SDR với tốc độ truyền tải gấp đôi SDR Hình 1.3.1: Hình ảnh DDR SDRAM • DDR2 SDRAM: Double Data Rate SDRAM gọi tắt DDR2, hệ thứ DDR có 240 chân Bus Speed DDR2 HIGH gấp đôi DDR _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ Hình 1.3.2: Hình ảnh DDR2 SDRAM • DDR3 SDRAM: Double Data Rate SDRAM Là hệ thứ DDR, có Bus Speed gấp lần so với DDR2 Hình 1.3.3:Hình ảnh DDR3 SDRAM • DDR4 SDRAM : Viết tắt cho tốc độ liệu gấp đôi loại nhớ truy cập ngẫu nhiên động đồng , loại nhớ truy cập ngẫu nhiên động (DRAM) phát triển dự kiến phát hành thị trường vào năm 2015 Hình 1.3.4: DDR4 module nhớ sản xuất Samsung _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ Theo thông tin từ trang GsmArena, hãng sản xuất chip Hàn Quốc SK Hynix bắt đầu thử nghiệm phát triển dòng RAM chuẩn DDR4 với dung lượng lên đến 128 GB Dòng RAM chuẩn DDR4 dung lượng 128 GB xây dựng dựa công nghệ Through Silicon Via (TSV), giúp cải thiện nhiều tốc độ khả truy xuất thông tin Và với việc sử dụng TSV, dòng sản phẩm sở hữu nhớ truy cập ngẫu nhiên (DRAM) kết nối với nguồn cấp điện hiệu Hình 1.3.5: DDR4 SK Hynix cho biết, dòng RAM chuẩn DDR4 dung lượng 128 GB có tốc độ băng thông lên tới 2.133 Mbps, vượt trội hẳn so với mức 1.333 Mbps chuẩn DDR3 Ngoài ra, sản phẩm tiêu thụ điện hoạt động nhờ nguồn điện có hiệu điện 1.2 V, khi, chuẩn DDR3 lại phù hợp với hiệu điện 1.35 V SK Hynix dự kiến sản xuất hàng loạt RAM chuẩn DDR4 dung lượng 128 GB vào nửa đầu năm 2015 1.4.Nhận biết loại DDRAM • Hình thức bên ngoài: Sự khác biệt thiết kế bên Mỗi chip nhớ hàn bo mạch vòng gọi “module nhớ.” Module nhớ cho hệ DDR có khác thông số bạn cài module DDR2 lên khe cắm DDR3 Cũng nâng cấp từ DDR2 lên DDR3 mà không thay bo mạch chủ sau CPU, trừ bo mạch chủ bạn hỗ trợ khe cắm DDR2 DDR3 (hiếm đấy) Với DDR DDR2 Module DDR2 DDR3 có số chạc, nhiên khe cắm nằm vị trí khác 10 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ Hình 2.4.13: SSTL_2 Đồng hồ 2.5 Trình tự khởi tạo DDR_SDRAM -Tốc độ liệu gấp đôi (DDR) đồng bộ nhớ truy cập ngẫu nhiên động (SDRAM) thiết bị thiết bị nhớ dễ bay phức tạp -Khởi tạo DDR SDRAM -Để đảm bảo chức thiết bị thích hợp, trình tự 20 bước xác định trước phải hoàn thành kết hợp với thiết bị điện-up hay sức mạnh thiết lập lại: - Cung cấp thiết bị điện.Cốt lõi thiết bị điện (VDD) thiết bị I / O điện (VDDQ) phải đưa lên lúc để ngăn chặn thiết bị chốt.Tại tất lần, VDDQ phải ≥VIN (DC) tối đa.Mặc dù không cần thiết, hai VDD VDDQ thông thường từ cùngmột nguồn lượng - Áp dụng điện áp tham chiếu (VREF) sau điện áp chấm dứt (VTT).Điện áp tham chiếu đoạn đường nối thời gian sau VDDQ phải luôn VDDQ / Điện trở chấm dứt cung cấp thả IR cấp VTT thực tế đầu vào điện áp đầu vào DRAM - Khẳng định tổ chức cho phép đồng hồ (CKE) logic LVCMOS LOW.Trong đoạn đường initialpower, đầ vào CKE không nhận mức logic SSTL_2 Một lý LOW CKE DRAM từ nhận lệnh không mong muốn giữ DRAM từ lái xe chân I / O - Cung cấp đồng hồ ổn định.Sau hệ thống thiết lập thiết bị điện đáng tin cậy CKE thúc đẩy LOW, đồng hồ ổn định cung cấp 56 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ - Chờ cho 200μs đồng hồ hợp lệ.200μs đồng hồ có giá trị yêu cầu trước CKE mức HIGH lệnh gửi đến DRAM - Khởi tạo DRAM logic nội bộ.Để khởi tạo DRAM logic bộ, mang lại cho CKE để lý SSTL_2 HIGH khẳng định hoạt động NO (NOP) bỏ chọn trênBUS lệnh.Tại thời điểm này, trình chuyển đổi đầu vào CKE từ đầu vào LVCMOS đầu vào SSTL_2 sau đầu vào SSTL_2 - Khẳng định Precharge ALL - Cung cấp lệnh NOP bỏ chọn cho tRP - Chương trình đăng ký chế độ mở rộng.Mode load đăng ký (LMR) lệnh sử dụng để chương trình đăng ký chế độ mở rộng.Tại thời điểm này, chậm khóa loop (DLL) sức mạnh ổ đĩa I / O phải cấu hình.Để kích hoạt DLL, E0 = 0; cho I / O tiêu chuẩn ổ đĩa, thiết lập E1 = 0, giảm mức độ ổ đĩa, thiết lập E1 = 1.Tất bit khác phải thiết lập - Cung cấp NOP bỏ chọn lệnh tMRD - Chương trình chế độ đăng ký cho chế độ hoạt động mong muốn.Lệnh LMR sử dụng để chương trình chế độ đăng ký chế độ hoạt động.Bit đăng ký tất chế độ khác M [7:0] phải thiết lập 0.Bước thực thiết lập lại DLL Bất lúc thiết lập lại DLL xảy ra, 200 chu kỳ đồng hồ phải xảy trước lệnh ĐỌC ban hành - Cung cấp NOP bỏ chọn lệnh tMRD - Ban hành Precharge ALL lệnh với A10 thiết lập HIGH logic - Cung cấp lệnh NOP bỏ chọn cho tRP - Ban hành lệnh AUTO REFRESH.Là phần trình tự khởi tạo, lệnh làm tươi tự động phải ban hành - Cung cấp NOP bỏ chọn lệnh tRFC - Ban hành lệnh làm tươi tự động thứ - Cung cấp NOP bỏ chọn lệnh tRFC - Ban hành lệnh LMR để xóa bit DLL JEDEC yêu cầu lệnh LMR để xóa bit DLL (thiết lập M8 = 0).Nếu lệnh LMR ban hành, thông số hoạt động tương tự nên thiết lập 57 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ - Cung cấp NOP bỏ chọn lệnh tMRD.DRAM khởi tạo sẵn sang cho lệnh hợp lệ 58 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ -Không có đặt lại chân thành phần DDR.Cách để thiết lập lại DDR SDRAM điện chu trình, sau thực trình tự khởi tạo 59 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ Hình 2.5.1: Sơ đồ khởi lưu lượng -Cấu hình tham số hoạt động -Là phần trình tự khởi tạo, thông số hoạt động thiết bị phải thiết lập.Đố ivới tiêu chuẩn DDR SDRAM bao gồm hai ghi nội bộ, đăng ký chế độ (MR),mở rộng chế độ đăng ký (EMR) -Lệnh LMR sử dụng để chương trình đăng ký chế độ.LMR lệnh ban hànhcùng với địa ngân hàng DRAM (BA [1:00]) lựa chọn MR EMR DRAM địa hàng (A [13:00]) cung cấp cho mã viết.Địa hàng quan trọng tương ứng với bit quan trọng số đăng ký chế độ -Chế độ đăng ký -Đăng ký chế độ (MR) có bảy bit cấu hình tự động cập nhật để phản ánh thay đổi yêu cầu hệ thống.Chúng bao gồm M [2:00], sử dụng để thiết lập chiều dài bùng nổ, M3, sử dụng để thiết lập loại nổ; M [6:04], xác định độ trễ CAS M8, sử dụng để thực DLL thiết lập lại.Tất bit khác dành riêng cho sử dụng tương lai phải thiết lập Để giải chế độ đăng ký, thiết lập BA1 = ba0 = -Đăng ký chế độ mở rộng (EMR) có hai bit cấu hình thường không thay đổi sau thiết bị khởi tạo.E0 Bit sử dụng phép thiết bị DLL E2 bit xác định sức mạnh sản lượng ổ đĩa.Tất bit khác dành riêng cho sử dụng tương lai phải thiết lập Để trỏ để EMR của, thiết lập BA1 = ba0 = 60 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ Hình 2.5.2: Gia hạn đăng ký chế độ Ghi chú: 1.Thiết lập BA1 = ba0 = để truy cập vào EMR A13 sử dụng thiết bị 1Gb A12 sử dụng 256Mb thiết bị lớn Giảm sức mạnh ổ đĩa có sẵn thiết bị x16 61 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ Hình 2.5.3: Trình tự khởi tạo dạng sóng -Tóm tắt thông tin -DRAM trình tự khởi tạo phải theo sau thiết bị mở điện lúc có gián đoạn thiết bị điện.Không tuân theo tài liệu mented bước gây nguy hiểm cho chức thiết bị.Các bước dòng chảy lưu ý kỹ thuật ủng hộ vide để khởi tạo thích hợp, thời gian thiết bị xác cấp điện áp thiết bị, tham khảo bảng liệu thành phần DDR (s) -Mô trình DDR SDRAM Point-to-Point -Điều lưu ý kỹ thuật bao gồm khu vực giải trình mô SDRAM DDR : 62 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ - Tín hiệu toàn vẹn - Hội đồng quản trị yếu tố góp phần nghiêng - Trả lại gián đoạn đường -Khi tốc độ BUS tăng lên, phân tích tín hiệu toàn vẹn trở nên quan trọng Một mô hình chi tiết thiết kế làm giảm tổng chi phí phát triển đảm bảo chức hệ thống từ đầu Một mô hình tối đa hóa hiệu suất giảm thời gian kiểm tra gỡ lỗi Phân tích tín hiệu tích hợp mang đến sản phẩm tốt để thị trường sớm -Di chuyển từ kiến trúc đồng dựa kiến trúc đồng nguồn loại bỏ chậm trễ chuyến bay, thời gian hạn chế tốc độ.DDR SDRAM thiết bị sử dụng strobe hai chiều đồng hồ liệu để loại bỏ thời gian chậm trễ chuyến bay.Trong kiến trúc nguồn đồng DDR, Ban nghiêng giới hạn tốc độ Mục tiêu phân tích toàn vẹn tín hiệu để giảm thiểu nghiêng Hình 2.5.4: Nguồn đồng Bus  Quy trình tín hiệu -Quá trình toàn vẹn tín hiệu chia thành hai loại: thực yêu cầu tuyên bố giả định.Yêu cầu thực bao gồm hạng mục ngân sách số lượng vật nặng.Các giả định bao gồm thành phần hội đồng quản trị cấp chẳng hạn cấu trúc liên kết tổn hao đường dây  Giả định -Giả định trình toàn vẹn tín hiệu thường dựa kết hợp kinh nghiệm thực hành trước ngành công nghiệp tại, nghiên cứu gần Mô hình 63 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ bao gồm trình điều khiển, thu, gói ký sinh trùng cho hai SDRAM DDR ASIC, vias, chấm dứt, đường dây truyền tải -Spice mô hình mô hình cấp bóng bán dẫn có xu hướng xác so với mô hình IBIS, họ chậm hơn.IBIS mô hình dựa mô hình hành vi nhanh chóng, họ tái tạo phòng thí nghiệm thất bại Parasitics gói cần bao gồm mô hình nên luôn sử dụng để mô -Khi nói đến mô hình tiếp nhận, lựa chọn bao gồm mô hình Spice, mô hình IBIS,hoặc tụ điện mô hình gộp.Các mô hình gộp tụ điện cung cấp xấp xỉ tốt Spice tùy chọn IBIS tốc độ mà DDR SDRAM chạy Mô hình tiết kiệm thời gian chuẩn công nghiệp mô hình hệ thống DDR Trong hầu hết trường hợp, thời gian lưu lại cách sử dụng mô hình tụ gộp giá trị tổn thất xác nhẹ -Các dấu vết đường dây tải điện tạo từ kết hợp trở kháng dấu vết, chậm trễ, số vật lý, hình dạng mặt cắt.Trong mô hình dòng sử dụng để mô hầu hết mô hình cần phải sử dụng để mô phỏngnhững ảnh hưởng nhiễu xuyên âm.Dòng tổn hao sử dụng mô DDRSDRAM hệ thống cho kết xác nhất, họ có xu hướng để phù hợp với liệu phòng thí nghiệm tốt so với dòng lossless Hình 2.5.5: Đặc trưng điểm điểm vi mạch -Mục đích mô để đảm bảo tất tín hiệu đáp ứng xe buýt cụ thể cation trước phần cứng xây dựng.Nó sử dụng để tối ưu hóa việc thiết kế để có số cho ngân sách thời gian Mô phỏng, diễn suốt chu trình thiết kế chia thành ba loại làm rõ mục tiêu mô phỏng: 64 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ - Cắt tinh để xác định bố trí - Phân tích độ nhạy để tinh chỉnh thiết kế trước xây dựng phần cứng - Thẩm tra thiết kế phần cứng xây dựng -Quá trình mô điển hình bắt đầu thu thập tất việc thực yêu cầu liệu: tốc độ, tải mong muốn, đặc điểm kỹ thuật BUS, giả định cấu trúc liên kết, vàPVT (quá trình, điện áp, nhiệt độ) điều kiện Một yêu cầu thực xác lập,một mô hình mạch xây dựng mô kích thước ban đầu thực để xem tín hiệu nhận đáp ứng yêu cầu thành lập Các tín hiệu cần kiểm tra tất địa điểm nhận Một mô hình bit giả ngẫu nhiên nên bao gồm tối thiểu để kiểm tra mắt liệu cho phép đo kích thước Các mô hình nên bao gồm số chu kỳ chuyển đổi với tốc độ tối đa tối thiểu để điền vàocác nội dung quang phổ nguồn Mẫu bit nhiều exten -assive, yêu cầu tối thiểu Một mô hình tốt bao gồm chuỗi bit bổ sung Nói cách khác, nguồn sơ đồ mắt cần phải có đoàn tàu xung chứa mô hình bảng chân lý 5-bit, theo sau xác thuận tàu xung Các sơ đồ mắt thu cách phủ tín hiệu.Nếu kích thước mô ban đầu đáp ứng yêu cầu thiết lập, bạn di chuyển để phân tích độ nhạy tạo ngân sách thời gian Nếu mô kích thướckhông đáp ứng yêu cầu thành lập, số sửa đổi thiết kế yêu cầu Một vài khía cạnh quan trọng để xem xét bao gồm cấu trúc liên kết, chấm dứt, tải, sức mạnh ổ đĩa Sau thay đổi thực hiện, mô chạy lần để đảm bảo tất yêu cầu xác lập đáp ứng Initialsizing giúp xác định cách bố trí chức năng, phân tích độ nhạy kiểm tra bố trí phạm vi rộng hoạt động tions điều kiện -Phân tích độ nhạy sử dụng để thử nghiệm thiết kế phạm vi rộng điều kiện hoạt động.Nó nằm vấn đề tối ưu hóa hiệu hệ thống.Các biến bao gồm sensitivity phân tích cấu trúc liên kết, chấm dứt chương trình, hội đồng quản trị trở kháng tải, PVT (pro-cess, điện áp, nhiệt độ) điều kiện.Sự biến đổi cấu trúc liên kết giúp xác định ảnh hưởng biến thể định tuyến không phù hợp độ dài dấu vết.Đề án chấm dứt cần thay đổi vào tài khoản cho khoan dung trongcác điện trở.Dấu vết khoan dung imped-ance phải hạch toán trình mô phỏng.Tải quan trọng điểm mô phỏng, biến thểtrường hợp xấu phải hạch toán trình mô Các biến thể tải từ pin để pin giới thiệu nghiêng.Kiểm tra góc-PVT điều kiện đảm bảo thiết kế làm việc theo tất nhiệt độ hoạt động.Các góc trường hợp xấu bao gồm trình nhanh hay chậm, nhiệt độ HIGH hay thấp, điện áp HIGH thấp  Ban nghiêng 65 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ -Các thành phần tạo nên ngân sách hội đồng quản trị-nghiêng bao gồm ISI, VREF tiếng ồn, độ dài đường dẫn không phù hợp, nhiễu xuyên âm, không phù hợp CIN, khoan dung điện trở chấm dứt Khi nhìn vào yếu tố cá nhân hội đồng quản trị nghiêng, thay đổi phải thực cho chân DQ DQS để bao gồm tất góc Hình 2.5.6: Chuyển đổi điều kiện mô nhiễu xuyên âm -Khi mô nhiễu xuyên âm, bit nạn nhân nên chuyển đổi theo ba kẻ thù xâm lược điều kiện tions: phổ biến chế độ, chế độ khác biệt, chế độ yên tĩnh (xem hình ).Nghiêng cạnh nạn nhân tài khoản cạnh kẻ xâm lược cho thành phần nhiễu xuyên âm ngân sách thời gian.Nhiễu xuyên âm cần phải mô cho hai dòng DQ dòng DQS 66 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ Hình 2.5.7: Ghép vi mạch -Jitter gây nhiễu xuyên âm phải đo VREF chuyển động củamột cạnh cách sử dụng mẫu bit giả ngẫu nhiên nạn nhân / kẻ thù xâm lược.Các mô hình chế độ yên tĩnh cung cấp cho trường hợp danh nghĩa với nhiễu xuyên âm.Các chế độ khác biệt thường gây tín hiệu nạn nhân để tăng tốc độ.Chế độ thông thường gây tín hiệu nạn nhân nằm (xem hình ).Sau mô tăng HIGH rơi xuống cạnh tất kẻ thù xâm lược pat-chim nhạn biển, nhập giá trị lớn của Td Tc vào ngân sách thời gian.Nhập Td + Tc vào ngân sách thời gian bi quan, thể chất cho chút nạn nhân để có chế độ xâm lược chung chu kỳ, theo sau sors aggres chế độ khác biệt chu kỳ -Để giảm thiểu nhiễu xuyên âm, bit chuyển đổi cạnh đồng hồ nên định tuyến với Điều giúp tránh nhiễu xuyên âm gần kết thúc.Dòng nhạy cảm, chẳng hạn strobes, nên cách ly chuyển tới tín hiệu thiết bị chuyển mạch  VREF ồn -Tài liệu tham khảo tiếng ồn máy bay nhiễu xuyên âm hai đóng góp lớn cho VREF tiếng ồn gây nhấp nháy liệu nghiêng.Để tính toán nghiêng trường hợp xấu nhất, sử dụng trường hợp xấu tỷ lệ cạnh thu giới hạn tiếng ồn VREF tìm 67 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ thấy bảng liệu thiết bị.Cả hai nhấp nháy liệu nên bao gồm ngân sách thời gian.Ví dụ, với tỷ lệ cạnh 0.5V / s tiếng ồn ± 50mV VREF, có200ps strobe-to-dữ liệu nghiêng -Giảm thiểu tiếng ồn VREF đặc điểm quan trọng thiết kế DDRSDRAM.Khi đặt VREF, dấu vết nên rộng tốt để giảm điện cảm dòng với 15 đến 20 mils khoảng cách từ tín hiệu liền kề.VREF nên tách riêng để VDDQ VSSQ, với tụ điện tách cân gần chip tốt Che chắn VREF với VDDQ VSSQ pin giúp làm giảm tiếng ồn pinVREF  CIN không phù hợp điện trở -Nghiêng kết hợp với CIN không phù hợp có nguồn gốc từ mô tìm thấy đặc điểm kỹ thuật bảng liệu.Các MIN MAX điện dung sử dụng để ngăn chặn liệu, liệu liệu-DQS nghiêng.Cả hai lái xe người nhận cần phải xem xét không phù hợp CIN Các kết nghiêng từkhông phù hợp CIN sơ đồ mạch liên quan cho mục đích mô Hình 2.5.8: CIN không phù hợp 68 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ đối xứng lệch gây không phù hợp chấm dứt giao tính thu từ mô có nhiều số xác cần thiết.Giao tính nghiêng từ không phù hợp chấm dứt, xác định giá trị DC với kháng chiến điểm khoan dung.Sử dụng tỷ lệ cạnh, xác định thời gian cần thiết để tăng / giảm từ mức DC để VREF điểm erance tol, tính toán nghiêng từ khác biệt thời gian cần thiết để tăng /giảm Hình 2.5.9: Đối xứng lệch từ CIN không phù hợp Trả lại gián đoạn đường dẫn -Quay trở lại gián đoạn đường bao gồm thứ lỗ chia tách máy bay tham chiếu chuyển hướng đường trở lại tại.Tốc độ HIGH trở lại muốn đổ trực tiếp đường tín hiệu máy bay có chia rẽ khe Hình 2.5.10: Chia nhỏ đường dẫn trở lại 69 _Nguyên lý làm việc nhơ RAM chuẩn DDRAM_ -Quay trở lại gián đoạn đường trở nên ngày quan trọng tốc độ tăng xe buýt không nên bỏ qua.Mô ảnh hưởng gián đoạn đường trở lại khó khăn, nhiều trường hợp tốt để tránh chúng -Mỗi thiết kế đòi hỏi phải có cân bằng, nhiều trường hợp, cân điện perfor mance so với chi phí Thông qua trình toàn vẹn tín hiệu mô thiết kế tối ưu hóa cho hiệu suất chi phí -Trong qua trình toàn vẹn tín hiệu, có vài điểm để ghi nhớ bao gồm cân thiết kế Chính xác mô hình, mô Một ví dụ tốt điều thảo luận trước việc sử dụng tụ điện lần Các tụ điện lần không xác mô hình Spice, nhiều trường hợp đủ tốt tiết kiệm thời gian mô Tỷ lệ cạnh khu vực cần ý đặc biệt Khi thiết kế trình điều khiển, bạn muốn tỷ lệ cạnh đủ nhanh để có số margin Các nhanh tỷ lệ cạnh, tiếng ồn hệ thống với độ nhạy để VREF tiếng ồn Tỷ lệ cạnh chậm có tác dụng ngược lại.Tăng tải leo thang ISI đòi hỏi đệm mạnh mẽ hơn, ảnh hưởng xấu đến SSO nhiễu xuyên âm Lên ngăn xếp yếu tố lớn cân hiệu suất chi phí Tăng số lượng lớp thường làmgiảm tiếng ồn hệ thống đơn giản hóa việc định tuyến chi phí tăng Chiếc máy bay mặt đất có xu hướng tài liệu tham khảo yên tĩnh hơn, nói chung thuận lợi đường tín hiệu tốc độ HIGH tham chiếu mặt đất quyền lực.Các mô hình chi tiết giúp đảm bảo hệ thống chức từ đầu, tối đa hóa hiệu suất giảm thời gian kiểm tra gỡ lỗi, mang lại sản phẩm tốt thị trường sớm  Kết luận -DDR SDRAM: Double Data Rate SDRAM gọi tắt DDR có 184 chân, DDR cải tiến từ SDR với tốc độ truyền tải gấp đôi SDR DDR SDRAM sử dụng nhấp nháy liệu hai chiều SSTL_2 giao diện với đầu vào khác biệt đồng hồ DDR SDRAM hoạt động cách gửi dòng nạp điện qua cột phù hợp (CAS) để kích hoạt bóng dẫn bit cột Khi ghi, hàng chứa trạng thái mà tụ điện mang Khi đọc, khuếch đại hướng xác định mức nạp điện tụ điện Nếu 50%, đọc Ngược lại, đọc Một đếm theo dõi trình tự làm tươi dựa hàng truy xuất theo thứ tự Quãng thời gian để làm tất việc nhỏ, biểu diễn đơn vị nano giây (hàng tỉ giây) Một chip nhớ đánh giá 70ns nghĩa 70 nano giây để hoàn tất trình đọc nạp lại điện cho tế bào 70 [...]... nhơ RAM chuẩn DDRAM_ Hình 2.5: 256Mb DDR SDRAM  DRAM điện tính toán: -Đây là một chiết xuất từ một tấm DDR400 SDRAM 256Mb dữ liệu, các giá trị khác có thể được thay thế nếu các bảng dữ liệu của thiết bị là khác nhau Đó là trách nhiệm của kỹ sư để xác minh tất cả các thông số bảng dữ liệu trước khi sử dụng thông tin này  CKE hoạt động: -Như đã nêu trước đây, CKE là tổng thể chuyển đổi on-off cho DRAM... làm việc bộ nhơ RAM chuẩn DDRAM_ Chương 2 Nguyên lý hoạt động chuẩn DDRAM 2.1 Sự dụng tính toàn vẹn tín hiệu Trong lịch sử, các kỹ sư thiết kế đã sử dụng tín hiệu toàn vẹn (SI) thử nghiệm như là một phần quan trọng của thiết kế và phát triển của các hệ thống mới và duy trì trình độ Trong khi SI thử nghiệm là vô cùng có giá trị trong giai đoạn nguyên mẫu kỹ thuật Trong thực tế nó giảm dần theo thiết kế... bất kỳ ngân hàng nào đang hoạt động CKE phải được thực hiện HIGH đọc hoặc ghi dữ liệu vào SDRAM DDR Khi CKE đi HIGH, các tín hiệu đồng hồ bắt đầu tuyên truyền thông qua các DDR SDRAM và thiết bị 20 _Nguyên lý làm việc bộ nhơ RAM chuẩn DDRAM_ chuẩn bị sẵn sàng để bắt đầu nhận lệnh Hoạt động này trong DRAM tang tiêu thụ điện năng và được quy định trong các bảng dữ liệu tôi DD2F nếu tất... tính toán tổng số điện năng cho hoạt động DDR SDRAM READ, lần đầu tiên xác định kích hoạt năng lượng p(ACT)=(IDDO – IDD3N)× tRC(spec) × VDD n ACT×tCK p(ACT)=(135mA – 70mA)× 55ns ×207V 14CK × 5nsCK P(ACT)=138mW (WQ18) 29 _Nguyên lý làm việc bộ nhơ RAM chuẩn DDRAM_ -Tiếp theo, sức mạnh đọc được tính toán Lưu ý sức mạnh I / O được thêm vào sức mạnh DDR SDRAM đọc, và sau đó tỷ lệ của số lượng các chu kỳ... nhất V DD, đó là 2.7V cho SDRAM DDR Các phương trình được giải quyết như sau: pPRE_PDN ()4mA 2.7V × = (EQ5) pPRE_PDN ()11mW = p PRE_STBY ()60mA 2.7V × = p PRE_STBY ()162mW = (EQ6) 21 _Nguyên lý làm việc bộ nhơ RAM chuẩn DDRAM_ pACT_PDN ()40mA 2.7V × = pACT_PDN ()108mW = p ACT_STBY ()70mA 2.7V × = p ACT_STBY ()189mW = (EQ7) (EQ8)  Kích hoạt điện: -Để có ích, DDR SDRAM phải đọc và ghi dữ liệu... điện): Một khi ngân hàng mở cửa, các dữ liệu có thể được đọc từ hoặc bằng văn bản cho DDR SDRAM Hai trường hợp tương tự, và các trường hợp ghi sẽ được tính toán đầu tiên Hình 2.10 : Chu kì viết Lưu ý : WR = VIẾT lệnh với BL = 2 và tCK=5ns 25 _Nguyên lý làm việc bộ nhơ RAM chuẩn DDRAM_ -Như với ACT-PRE chuỗi lệnh, DDR SDRAM sử dụng một đỉnh HIGH của quyền lực sau khi lệnh ACT và một số tiền nhỏ hơn hiện tại...  DRAM hoạt động: -Để ước tính tiêu thụ điện năng của một DDR SDRAM, nó là cần thiết để hiểu được chức năng cơ bản của thiết bị Các hoạt động tổng thể của DRAM kiểm soát bởi CKE (đồng hồ cho phép) Nếu CKE là LOW, DDR SDRAM đồng hồ và đầu vào Bufers được tắt Để giao tiếp với thiết bị, CKE phải là HIGH Điều này cho phép đầu vào và truyền đi các đồng hồ thông qua DRAM... là đưa tất cả chúng với nhau.Để xác định DDR SDRAM hoạt động của hệ thống, các thành phần sau đây cần thiết cho đầu vào 30 _Nguyên lý làm việc bộ nhơ RAM chuẩn DDRAM_ Thành phần Mô tả hợp phần Sử dụng VDD Hệ thống VDD rằng thiết bị đang hoạt động Điều này thường là gần gũi hơn với một giá trị danh nghĩa của 2.5V Sử dụng thường Tần số đồng hồ hệ thống SDRAM DDR đang hoạt động P (mỗi DQ) Sản lượng điện..._Nguyên lý làm việc bộ nhơ RAM chuẩn DDRAM_ Bảng 1.4.0: Số chân nối của DDR_SDRAM Hình 1 4.1: Khác biệt về điểm tiếp xúc giữa DDR và DDR2 Hình 1 4.2: Khác biệt về tiếp xúc góc giữa DDR2 và DDR3 Tất cả các chip DDR2 và DDR3 đều đóng gói kiểu BGA, còn DDR... sửa chữa chức 14 _Nguyên lý làm việc bộ nhơ RAM chuẩn DDRAM_ năng không chính xác -Luồng không khí, cung cấp điện, hoặc thay đổi khung gầm -Mục đích của giai đoạn mẫu thử nghiệm alpha là tìm thấy hầu hết hoặc tất cả các vấn đề trong hệ thống Các kỹ sư phải thực hiện những thử nghiệm đủ để đảm bảo rằng các mẫu thử nghiệm tiếp theo sẽ là gần như sẵn sàng cho sản xuất,