Giới thiệu tổng quan KIT DE2 của Altera

Giới thiệu tổng quan KIT DE2 của Altera

Chương 1: KIT DE2 của Altera Trang 1 PHẦN I: GIỚI THIỆU TỔNG QUAN CHƯƠNG 1: KIT DE2 CỦA ALTERA 1.1 SƠ LƯC Trong đề tài luận văn, ta sẽ sử dụng phần mềm Quartus II để tổng hợp chương trình sau đó dòch ra mã hex và lập trình hệ thống lên chip FPGA Cyclone II trên kit DE2 của Altera thông qua JTAG USB. Hình 1.1: Kit DE2 Kit DE2 có rất nhiều tính năng cho phép các nhà thiết kế thực hiện một khối lượng lớn các hệ thống, mạch chức năng từ đơn giản đến phức tạp. Dưới đây là các tính năng được cung cấp sẵn trên kit DE2:  Altera Cyclone II 2C35 FPGA  Altera Serial Configuration device - EPCS16 Chương 1: KIT DE2 của Altera Trang 2  USB Blaster dùng để lập trình hệ thống từ PC, hỗ trợ các chế độ JTAG cũng như điều khiển trực tiếp khi sử dụng NIOS II  512 – Kbyte SRAM  8 – Mbyte SDRAM  4 – Mbyte Flash memory  Khe cắm SD Card  4 phím nhấn PushButton KEY[3:0]  18 Switch (cấp mức ‘0’ hay ‘1’)  18 đèn LEDR và 9 đèn LEDG  Có hai nguồn clock là 50 MHz và 27 MHz  Chip giải mã âm thanh 24 bits với các jack cắm line-in, line-out và microphone  VGA DAC (10-bit high-speed triple DACs) với cổng VGA  TV Decoder (NTSC/PAL) với TV-in (Video-in)  Cổng 10/100 Ethernet  Bộ điều khiển USB host/slave  RS – 232 với cổng kết nối 9 chân  Cổng PS/2 giao tiếp với chuột và keyboard  Cổng hồng ngoại  40 chân để mở rộng Khi tổng hợp chương trình rồi gắn chân cho hệ thống, ta chỉ cần khai báo chân đúng theo tên của bảng chân trong file Excel DE2_pin_assignments đi kèm với đóa cài. Rồi thực hiện File Menu >> Assignments >> Import Assignments >> Browser  đến file đó. Chương trình Quartus II sẽ tự động gắn chân theo đúng bảng chân trên. Trong đề tài, các thành phần của Kit DE2 mà ta sẽ sử dụng là Cyclone II 2C35 FPGA, cổngTV-IN (ADV7181B) để nhận dữ liệu Video, SDRAM để lưu trữ các frame ảnh, cổng VGA (ADV7123) để truyền ảnh lên monitor. Altera Cyclone II 2C35 FPGA vốn đã rất quen thuộc với sinh viên của bộ môn Điện Tử nên không đề cập lại nữa. Tiếp theo ta tìm hiểu sơ lược hoạt động của ADV7181B, SDRAM. Chương 1: KIT DE2 của Altera Trang 3 1.2 CHIP MÃ HÓA TÍN HIỆU VIDEO ADV7181B: 1.2.1 CHỨC NĂNG VÀ DẠNG DỮ LIỆU NGÕ RA Nguồn ảnh cần xử lý là tín hiệu analog video do DVD player xuất ra. Kết nối ngõ ra TV-Out composite của DVD Player với cổng TV-In trên Kit DE2 thì bộ ADV7181B sẽ số hóa tín hiệu này sang chuẩn ITU-RTBT 656 là chuỗi các frame ảnh. Mỗi điểm trong frame ảnh thu về được biểu diễn dưới dạng I(x,y) trong đó x,y là tọa độ của pixel trên frame và I là mức xám tương ứng của pixel đó. Như vậy 1 frame ảnh thu được sẽ được biểu diễn dưới dạng một ma trận 2 chiều 720 x 525 với 720 là số pixel trên 1 hàng, 525 là số hàng trong 1 frame. chuẩn Video ITU – RBT 601: Chuẩn ITU – R BT 601/656 đònh nghóa một thiết kế cho việc mã hoá đan xen một khung bao gồm 525 (hoặc 625) line tín hiệu video tương tự thành dạng số, truyền tín hiệu với xung clock 27Mhz. Một single horizontal line có cấu trúc: EAV, BLANKING và SAV là các trường (field) phân biệt để đồng bộ dữ liệu được truyền. EAV và SAV đều là các trường 4 byte : -EAV: cho biết điểm kết thúc của Active Video Data trong line hiện hành cũng như là điểm bắt đầu của line tiếp theo. -SAV: báo hiệu điểm bắt đầu của Active Video Data trong line hiện hành. FFh 00h 00h XY Byte thứ tư XY chứa thông tin về trường được truyền,tình trạng của khoảng trống (field blanking) theo chiều dọc (Vertical) hoặc của dòng trống (line blanking) theo chiều ngang (horizontal): Chương 1: KIT DE2 của Altera Trang 4 Bit Symbol Chức năng 7 1 Luôn ở mức 1 6 F Field Bit: 0 => Filed1; 1 => Filed2 5 V Vertical Blanking Status Bit: -Lên mức cao khi ở vertical field blanking interval. -Xuông mức thấp ở các trường hợp khác. 4 H Horizontal Blanking Status bit: -Nếu là trường SAV thì ở mức 0. -Nếu là trường EAV thì ở mức 1. 3 P3 Protection bit 3 2 P2 Protection bit 2 1 P1 Protection bit 1 0 P0 Protection bit 0 Các Protection Bits thì dùng để kiểm tra và sửa lỗi phụ thuộc vào các bit F, V, H. Nhưng khi nhận Video Stream ta có thể bỏ qua các bit này nên ta không xét đến. Ý nghóa của các bit F và V là để đảm bảo sự đồng bộ các horizontal line trong một frame theo chiều dọc: Chương 1: KIT DE2 của Altera Trang 5 Cách đặt giá trò các bit F, V theo các trường (Field 1 hoặc 2) và tính hiệu dụng (Active or Blanking) sẽ được hiểu rõ hơn qua bảng mô tả một frame gồm 525 horizontal line sau: -Field1 (F=0): 262 line từ line 4 đến line 265; Field 2(F=1): 263 line từ line 266 đến line 3 -Active or Blanking: các Active video data và các Vertical Blanking Interval được sắp xếp xen kẽ nhau: Active portion(V = 0): Odd Field: 244 line từ 20 -> 263; Even Field: 243 line từ 283 -> 525; Vertical Blanking Interval (V = 1): 38 line gồm 19 line từ 1 -> 19 và 19 line từ 266 -> 282; Hình 1.2: Frame ảnh theo chuẩn ITU656 Chương 1: KIT DE2 của Altera Trang 6 Một horizotal line tín hiệu sẽ gồm các thành phần sau: Blanking: Trong suốt thời gian truyền tín hiệu Video, ở giữa các Active video signal segments sẽ là các horizontal blanking interval. Giá trò của các byte trong trường này sẽ phải phù hợp với cấp độ (levels) của các tín hiệu Cb, Cr và Y tương ứng theo quy tắc sau: Cb = 80h; Y = 10h; Cr = 80h ta có chuỗi byte : 80h,10h,80h, . . . .80h,10h. Tuỳ vào số line tín hiệu mà chuỗi này sẽ bao gồm 268 byte (khung 525 line) hoặc là 280 byte (khung 625 line) Active Video Data: Có tất cả 1440 byte chứa đựng các thông tin về ảnh: 720 giá trò Y (luminace-brightness); 360 giá trò Cr (red chrominace); 360 giá trò Cb (blue chromiance) được sắp xếp theo từng nhóm cứ một Cb và Cr thì có 2 giá trò Y: CbYnCrYn+1 tạo thành chuỗi: Cb0Y0Cr0Y1Cb1Y2Cr1Y3 Cb359Y718Cr359Y719. Các trường SAV và EAV: mỗi trường dài 4 byte Vậy trong hệ thống 525 line thì một Horizontal line sẽ bao gồm 1716 byte. 1.2.2 GIAO THỨC CÀI ĐẶT I2C ADV7181B hỗ trợ một giao diện kết nối 2 dây tuần tự ‚a 2-wire serial interface‛ I2C. Hai ngõ vào : dữ liệu tuần tự SDA, xung clock tuần tự SCLK mang thông tin giữa ADV7181B với bộ điều khiển hệ thống I2C. Mỗi thiết bò tớ(Slave) sẽ được nhận ra bởi một đòa chỉ duy nhất. Các chân I2C của ADV7181B cho phép người dùng cài đặt, cấu hình bộ mã hóa và đọc ngược lại dữ liệu VBI (vertical blank interval) bắt được. ADV7181B có 4 đòa chỉ Slave cho cả thao tác đọc và ghi phụ thuộc vào mức logic của chân ALSB. ALSB điều khiển bit 1 của đòa chỉ Slave ( Slave_address[1] ) bởi việc thay đổi chân này có thể điều khiển được cả hai bộ ADV7181B mà không có sự xung đột vì trùng đòa chỉ Slave. Bit thấp nhất của đòa chỉ Slave ( LSB hay là Slave_address[0] ) quyết đ̣nh thao tác ghi hay đọc: mức 1 đọc và mức 0 thì ghi. đây ta chỉ sử dụng 1 bộ ADV7123, giao thức I2C chủ yếu dùng để nạp dữ liệu cho các thanh ghi nên chọn đòa chỉ Slave cho chip mã hóa này là 0x40h từ bảng giá trò đòa chỉ I2C Slave dưới đây: Chương 1: KIT DE2 của Altera Trang 7 I2C Address for ADV7181B ALSB R/W Slave Address 0 0 1 1 0 1 0 1 0x40h = 0000’xxxx’0100’0000b 0x41h = 0000’xxxx’0100’0001b 0x42h = 0000’xxxx’0100’0010b 0x43h = 0000’xxxx’0100’0011b Để điều khiển thiết bò trên Bus thì phải có một giao thức đặc biệt đi kèm. Đầu tiên Master sẽ khởi động truyền dữ liệu bằng việc thiết lập điều kiện bắt đầu( SDA từ 1 xuống 0 trong khi SCLK vẫn ở mức cao ) ở đây ta gọi là START, nó ám chỉ rằng theo sau đó là một luồng đòa chỉ hay dữ liệu. Các ngoại vi đáp trả lại START và dòch chuyển 8 bit tiếp theo (7 bit đòa chỉ và 1 bit đọc/ghi ), các bít này được truyền từ bit cao(MSB) đến thấp(LSB) . Các ngoại vi khi đã nhận ra các đòa chỉ được truyền thì đáp ứng bằng cách giữ SDA = 0 trong toàn bộ chu kỳ thứ 9 của xung clock gọi là ACK. Các thiết bò khác thì sẽ rút khỏi Bus tại điểm này và bảo toàn trạng thái IDE( khi cả SDA và SCLK đều ở mức cao để cho các thiết bò theo dõi 2 line này, chờ START và đòa chỉ được truyền đúng ). Bit đọc/ghi chỉ ra hướng của dữ liệu, LSB = 0/1 thì Master ghi/đọc thông tin vào/từ ngoại vi. ADV7181B hoạt động như thiết bò Slave tiêu chuẩn trên Bus, chứa 196 đòa chỉ con( Subaddress là độ lệch của đòa chỉ cần thao tác với đòa chỉ thiết bò) để cho phép truy cập các thanh ghi nội. Điều đó giải thích rằng byte đầu tiên là đòa chỉ của thiết bò và byte thứ hai là đòa chỉ con đầu tiên. Các đòa chỉ con này tự động tăng dần cho phép truy đọc/ghi ở đòa chỉ con bắt đầu. Sự truyền dữ liệu thì luôn bò ngắt bởi điều kiện dừng (STOP). Người dùng có thể truy cập tới bất cứ duy nhất 1 thanh ghi ở đòa chỉ con trên cơ sở 1-1 khi không có sự cập nhật toàn bộ các thanh ghi. ƠÛ đề tài này ta không sử dụng chế độ cập nhật toàn bộ mà chỉ truy cập vào các thanh ghi cần thiết ở các đòa chỉ con trên cơ sở 1-1. START và STOP có thể xuất hiện ở bất kì đâu trong sự truyền dữ liệu, nếu các điều kiện này được khẳng đònh ở ngoài chuỗi liên tục với các thao tác đọc và ghi thông thường, thì nó tác động làm bus trở về trạng thái IDE. Nếu đòa chỉ người dùng phát ra không phù hợp( invalid ) thì ADV7181B sẽ không gửi xác nhận ACK và trở về trạng thái IDE. Nếu các đòa chỉ con tự động tăng dần rồi vượt quá giới hạn đòa chỉ con cao nhất: Chương 1: KIT DE2 của Altera Trang 8  Nếu đang đọc thì những giá trò chứa đựng trong thanh ghi có đòa chỉ con cao nhất sẽ được tiếp tục đọc cho đến khi Master phát 1 NACK (SDA không bò đưa xuống mức thấp trong toàn bộ chu kỳ thứ 9) để chỉ rằng việc đọc kết thúc.  Nếu đang ghi thì những giá trò của byte không phù hợp sẽ không được load Hình 1.3: Truyền dữ liệu trên Bus và chuỗi đọc và ghi tuần tự với giao thức I2C  Truy cập các thanh ghi: MPU có thể viết hoặc đọc các thanh ghi ngoại trừ các ở đòa chỉ con, chúng chỉ được ghi, chúng chỉ ra các thanh ghi mà tác vụ đọc hay ghi tiếp theo truy cập đến. Mọi sự giao tiếp với phần này thông qua Bus START với một sự truy cập các thanh ghi này. Các thao tác ghi hay đọc sẽ được thực hiện từ/đến đòa chỉ đích, rồi tăng lên đòa chỉ tiếp theo đến khi một lệnh STOP trên Bus được thực thi.  Lập trình các thanh ghi: cấu hình cho từng thanh ghi, thanh ghi giao tiếp gồm 8 bít chỉ được ghi. Sau khi thanh ghi này được truy cập trên bus và một thao tác đọc/ghi được lựa chọn, các đòa chỉ con được cài đặt chỉ ra các thanh ghi mà các tác vụ sẽ đặt tới.  Chọn lựa thanh ghi: (SR đến SR0) những bít này được cài đặt để chỉ ra đòa chỉ bắt đầu được yêu cầu.  Chuỗi I2C : được sử dụng khi cần các thông số vượt quá 8 bit, vì vậy nó phải được phân phối trên ít nhất là 2 thanh ghi của I2C: Khi một thông số được thay đổi bởi 2 lần ghi thì nó có thể giữ giá trò không phù hợp (invalid) trong khoảng thời gian lần đầu và lần cuối I2C được hoàn thành, có nghóa là các bit đầu của nó có thể mang giá trò mới trong khi các bit còn lại vẫn giữ giá trò cũ. Chương 1: KIT DE2 của Altera Trang 9 Để tránh sai sót này chuỗi I2C sẽ giữ các bit giá trò cập nhật của các thông số trong bộ nhớ cục bộ, và các bit của chuỗi I2C được cập nhật với nhau một lần khi tác vụ ghi vào thanh ghi cuối cùng hoàn thành. Tác vụ hợp lý trên chuỗi I2C sẽ dựa trên các cơ sở sau: Các thanh ghi dành cho chuỗi I2C sẽ được ghi theo thứ tự tăng dần đòa chỉ các thanh ghi. Ví dụ: HSB[10:0] thì ghi lên 0x34 trước rồi ngay lập tức ghi thêm vào 0x35. 1.2.3 CÀI ĐẶT CẤU HÌNH HOẠT ĐỘNG : Dưới đây là bảng mô tả các thanh ghi và các giá trò cần được cài đặt để phát hiện chuẩn Video Analog NTSC 525 line ở ngõ vào và mã hóa sang chuẩn ITU656 ở ngõ ra: Bảng 1.1: Cài đặt giá trò cho các thanh ghi của ADV7181 tương ứng sudadd Thanh ghi Giá trò cài đặt Chú giải 0x00h Input Control 00h: để chọn ngõ vào là dạng hỗn hợp (Composite) và có thể tự động phát hiện ra 1 trong các chuẩn: SECAM, PAL( B/G/H/I/D ), NTSC ( không có pedestal ) 50h:để phát hiện chuẩn NTSC-M -4 bit thấp dùng để chọn đònh dạng ngõ vào. -4 bit cao dùng để chọn chế độ khi mà ngõ vào là các chuẩn Video (PAL, NTSC, SECAM ) thì ADV7818 có thể tự phát hiện. 0x04h Extended Output Control 02h: cho phép bộ giải mã kết nối trực tiếp với bộ mã hóa -bit 1 quyết đònh bộ giải mã có kết nối trực tiếp với bộ mãù hóa hay không. 0x08h Contrast Register điều chỉnh độ tương phản nhờ vào độ lợi của thành phần Luma -Tùy vào giá trò thanh ghi này mà tính độ lợi thành phần Luma 0x0Ah BrightnesRegister Điều chỉnh độ sáng của tín hiệu Video -Tùy vào giá trò thanh ghi này Để tính độ sáng Chương 1: KIT DE2 của Altera Trang 10 0x0Eh ADI Control Bit 5 ở mức 0 thì truy cập bản đồ thanh ghi của người dùng, ở mức 1 truy cập bản đồ thanh ghi ngắt Được cài đặt tùy ý trừ bit 5. Bit5 dùng để cho phép người dùng truy cập bản đồ ngắt 0x10h Status Register1. ReadOnly Ta đặt bit 4 lên 1 để báo rằng chuẩn NTSC4-4-3 được phát hiện 4 bit thấp cung cấp thông tin về trạng thái nội của bộ mã hóa, các bit 4, 5, 6 báo cáo chuẩn Video được phát hiện 0x11h INDENT ReadOnly ADV7818B thì dặt giá trò 13h Cung cấp sự nhận diện trong sự xem xét lại các thành phần 0x15h Digital Clamp Control 1 00h đặt chế độ đấu nối chậm Slow Bộ đònh thì thời gian đấu nối số (digital clamp) quyết đònh thời hằng của một bộ đấu nối tốt 0x17h Shaping Filter Control 41h: bit 6 = 1 thì chọn bộ lọc SH1 đối với thành phần chrom, bit 1 = 1 và các bit 4,3,2,1 = 0 thì chế độ tự động chọn bộ lọc cho thành phần luma: gai xung thấp cho nguồn tín hiệu kém chất lượng hoặc băng rộng cho nguồn chất lượng cao Cho phép lựa chọn 1 dãy các bộ lọc thấp hay lọc gai xung thấp hoặc bộ mã hóa sẽ chọn một bộ lọc tối ưu tùy theo chất lượng nguồn tín hiệu đưa vào 0x2Bh Misc Gain Control 00h: Cập nhật cho peak white trên từng line video và ở chế độ màu Bit 0 xác đònh chu kỳ cập nhật cho peak white. Bit7 cài đặt chế độ màu hay trắng đen. 0x2Ch AGCMode Control 8Ch: cố đònh độ lợi màu và độ sáng (phương pháp thủ công) thông qua các chuỗi CMG[11:0] (màu ) và LMG[11:0] (độ sáng). 2 bit cuối chọn chế độ cho độ lợi màu. Các bit 6,5,4 cài đặt chế độ để điều khiển độ lợi cho độ sáng. Bit 7,3,2 luôn đặt ở mức 1. [...]... 601 Chương 1: KIT DE2 của Altera Trang 1 PHẦN I: GIỚI THIỆU TỔNG QUAN CHƯƠNG 1: KIT DE2 CỦA ALTERA 1.1 SƠ LƯC Trong đề tài luận văn, ta sẽ sử dụng phần mềm Quartus II để tổng hợp chương trình sau đó dịch ra mã hex và lập trình hệ thống lên chip FPGA Cyclone II trên kit DE2 của Altera thông qua JTAG USB. Hình 1.1: Kit DE2 Kit DE2 có rất nhiều tính năng cho phép các nhà thiết kế thực... (hay frame) trên màn hình hiển thị là kết hợp của h dòng, mỗi dòng có w pixel. Kích thước của mỗi frame được biểu diễn w x h dưới các dạng tiêu biểu gồm 640 x 480m 800 x 600, 1024 x 768 vaø 1280 x 1024. Chương 1: KIT DE2 của Altera Trang 9 Để tránh sai sót này chuỗi I 2 C sẽ giữ các bit giá trị cập nhật của các thông số trong bộ nhớ cục bộ, và các bit của chuỗi I 2 C được cập nhật với nhau một... nhà thiết kế thực hiện một khối lượng lớn các hệ thống, mạch chức năng từ đơn giản đến phức tạp. Dưới đây là các tính năng được cung cấp sẵn trên kit DE2:  Altera Cyclone II 2C35 FPGA  Altera Serial Configuration device - EPCS16 Chương 1: Kit DE2 của Altera Trang 21 Cuối cùng, nếu CKE ở mức thấp vào lúc một lệnh làm tươi tự động được gửi đến SDRAM, SDRAM chọn chế độ tự làm tươi ( seft-refresh... hình dạng mà đối tượng đó thuộc về. Để hướng dẫn hoạt động của từng module xử lý, cần có một hệ cơ sở kiến thức để kiểm tra hoạt động và tương tác giữa các module. Hệ này có nhiệm vụ kiểm soát hoạt động của từng module và sắp xếp trình tự hoạt động của chúng trong từng thời điểm, giải quyết bài toán xung đột Chương 1: KIT DE2 của Altera Trang 13 0xC4h ADC SWITCH 2 80h: ADC2 không được... dữ liệu được gửi ra từ Chip. Chip sẽ hoàn thành một giới hạn cơ bản trong nanô-giây dựa trên giá trị này; khi khởi tạo, bộ điều khiển bộ nhớ phải sử dụng kiến thức của nó về tần số xung Clock và dịch giới hạn kia thành những chu trình.  M[3] kiểu truy cập các từ trong khối : 0 thì truy cập tuần tự, 1 thì truy cập đan xen. Chương 1: Kit DE2 của Altera Trang 20  M[2:0]: chiều dài khối: giá trị... xử lý sau này. Chương 1: Kit DE2 của Altera Trang 19 tiên. ("từ " ở đây có nghóa là chiều rộng (của) chíp SDRAM hay DIMM, 64 bít với một DIMM tiêu biểu.). Chíp SDRAM hỗ trợ hai giao thức để sắp xếp các từ còn lại trong line đệm: + Chế độ truyền khối đan xen: làm cho các tính toán của con người thêm phức tạp nhưng lại dễ dàng tổng hợp phần cứng hơn và được ưu tiên với... 0xC3h ADC SWITCH 1 05h: ADC1 không kết nối, ADC0 nối với AIN6 (trên DE2 thì cổng TVin chỉ nối với chân AIN6 của ADV7181) Phải đặt SE TA DC_ sw _ man_en = 1 ở thanh ghi 0xC4h. 4 bit thấp là ADC0_SW[3:0] , 4 bit cao là ADC1_SW[3:0] để điều khiển việc chọn thủ công cho ADC0 và ADC1 Chương 1: KIT DE2 của Altera Trang 14 Hình 1.4: Dạng sóng do ADV7181B xuất ra với cấu hình hoạt... phần tử ảnh 24 2 (16 triệu ) màu.  Các tín hiệu đồng bộ là SYNC và BLANK: giá trị của SYNC thì không ảnh hưởng đếân qua trình hiển thị, BLANK với giá trị 0 thì chốt các dữ liệu màu ở ngõ vào. Hình 3.3: Sơ đồ cấu trúc của ADV7123  các chân của ở ngõ ra được nối tương ứng với các chân của cổng VGA trên KIT DE2, vì vậy để sử dụng được bộ VGA DAC này ta phải tạo ra một khối vừa cung cấp các... hirizontal sync generator có đầu ra là tín hiệu gate một chu kì trùng khớp với sườn lên của xung đồng bộ ngang ( horizontal sync pulse), tín hiệu gate này nối với tín hiệu clock-enable của bộ vertical sync generator vì thế nên clock-enable chỉ cập nhật bộ đếm thời gian sau mỗi dòng pixel Chương 1: KIT DE2 của Altera Trang 4 Bit Symbol Chức năng 7 1 Luôn ở mức 1 6 F Field Bit: 0 => Filed1;... mở rộng Khi tổng hợp chương trình rồi gắn chân cho hệ thống, ta chỉ cần khai báo chân đúng theo tên của bảng chân trong file Excel DE2_ pin_assignments đi kèm với đóa cài. Rồi thực hiện File Menu >> Assignments >> Import Assignments >> Browser  đến file đó. Chương trình Quartus II sẽ tự động gắn chân theo đúng bảng chân trên. Trong đề tài, các thành phần của Kit DE2 mà ta sẽ . Chương 1: KIT DE2 của Altera Trang 1 PHẦN I: GIỚI THIỆU TỔNG QUAN CHƯƠNG 1: KIT DE2 CỦA ALTERA 1.1 SƠ. cung cấp sẵn trên kit DE2:  Altera Cyclone II 2C35 FPGA  Altera Serial Configuration device - EPCS16 Chương 1: KIT DE2 của Altera Trang 2 