Cấp vi lập trình pps

Cấp vi lập trình Mục tiêu Nghiên cứu các vấn đề: - Đơn vò xử lý trung tâm CPU - Cách một chip CPU giao tiếp với bộ nhớ và các thiết bò ngoại vi Cấp logic số Chip vi xử lý Giao tiếp CPU với các phần còn lại thông qua các chân: - Xuất tín hiệu từ CPU - Nhận tín hiệu từ bên ngoài - Thực hiện nhận/xuất tín hiệu Các chân gồm 3 loại: Đòa chỉ / Dữ liệu / Điều khiển CPU Bộ nhớ Chân đòa chỉ Chân điều khiển Chân dữ liệu 1. Đặt đòa chỉ bộ nhớ của chỉ thò lên chân đòa chỉ 2. Thông báo cho bộ nhó yêu cầu đọc qua đường điều khiển 3. Bộ nhớ đưa dữ liệu lên chân dữ liệu và xác lập tín hiệu hoàn tất 4. Vi xử lý nhận và thực thi chỉ thò Cấp logic số Chip vi xử lý Hai thông số chính để xác đònh hiệu suất một bộ vi xử lý: * Số chân đòa chỉ: - Một chip m chân đòa chỉ có thể đòa chỉ hóa 2 m byte bộ nhớ - Giá trò thường dùng của m là 16, 20, 24, 32 và 36 * Số chân dữ liệu: - Một chip n chân dữ liệu, có thể đọc hoặc ghi một từ (word) n-bit với một thao tác đơn - Giá trò thường dùng của n là 8, 16, 32 và 64 Cấp logic số Chip vi xử lý Các loại chân khác của bộ vi xử lý: - Chân cấp nguồn - Chân tiếp đất - Chân tín hiệu clock - Các chân điều khiển: * Điều khiển Bus * Xử lý ngắt * Phân xử Bus * Đồng xử lý * Trạng thái * Khác Cấp logic số Bus - Bus là một nhóm các đường dẫn chung giữa nhiều thiết bò - Phân loại theo mục đích: * System bus: kết nối bộ nhớ và I/O * Local bus: kết nối các bộ đồng xử lý/bộ nhớ cục bộ Cấp logic số Phương thức làm việc của Bus Khái niệm: - Thiết bò chủ: khởi động việc truyền trên bus - Thiết bò phụ thuộc: chờ các yêu cầu được gửi qua bus CPU Đóa Gửi yêu cầu ghi/đọc dữ liệu Đóa Bộ nhớ Gửi yêu cầu nhận dữ liệu đọc từ đóa - Bus có 3 loại: đòa chỉ / dữ liệu / điều khiển - Tốc độ và băng thông của bus phụ thuộc: * Đồng bộ bus * Cơ chế phân xử bus * Cơ chế xử lý ngắt * Cơ chế xử lý lỗi Cấp logic số Bus đồng bộ - Có một đường cấp tín hiệu dạng sóng vuông gọi là xung clock - Các hoạt động trên bus (chu kỳ bus) đều chiếm một số nguyên chu kỳ xung clock - Các chu kỳ bus giống nhau giữa các cặp thiết bò Bus không đồng bộ - Chu kỳ bus có chiều dài bất kỳ - Các chu kỳ bus không giống nhau giữa các cặp thiết bò Cấp logic số Bus đồng bộ T1 4 MHz,250 nsec T2 T3 Chu kỳ đọc ∅ Đòa chỉ Dữ liệu MREQ RD Chu kỳ T1 bắt đầu CPU đặt đòa chỉ bộ nhớ lên đường đòa chỉ T AD - Sau thời gian T AD =110 nsec đường đòa chỉ ổn đònh giá trò mới - MREQ và RD được thiết lập - MREQ và RD cần T ML và T RL nsec để ổn đònh đòa chỉ - MREQ cho biết bộ nhớ đang được truy xuất - RD xác nhận việc đọc dữ liệu từ bộ nhớ T ML T RL Suốt quá trình chu kỳ T2, Bộ nhớ giải mã đòa chỉ và đưa dữ liệu lên Bus T DS Trước khi CPU đọc dữ liệu, cần có T DS = 50 nsec đảm bảo ổn đònh dữ liệu T MH T RH T DH - T MH và T RH xác đònh thời gian MREQ và RD không còn xác lập sau khi CPU đọc dữ liệu - T DH xác đònh thời gian duy trì dữ liệu trên bus sau RD không còn xác lập Cấp logic số Phân xử Bus * Phân xử Bus tập trung (Phương pháp độ ưu tiên 1 mức) Bộ phân xử Bus 1 2 3 4 Yêu cầu Bus Cấp Bus Nhiệm vụ: quyết đònh thiết bò kế tiếp là thiết bò chủ 1. Phát sinh yêu cầu Bus 2. Bộ phân xử xác lập đường cấp bus 3. Thiết bò gần nhất kiểm tra có phải chính nó đưa yêu cầu Bus không? Đúng: thiết bò tiếp quản bus và không truyền tiếp tín hiệu xuống thiết bò kế tiếp Cấp logic số Phân xử Bus * Phân xử Bus tập trung (Phương pháp độ ưu tiên n mức) Bộ phân xử Bus 1 2 3 4 Yêu cầu Bus mức 1 Cấp Bus 1 Yêu cầu Bus mức 2 Cấp Bus 2 [...].. .Cấp logic số Phân xử Bus * Phân xử Bus không tập trung (Mô hình Multibus) 1 Để chiếm bus: Kiểm tra bus có rảnh không và tìn hiệu ngỏ vào IN xác lập được không? Yêu cầu Bus Trạng thái (Busy) Khi không có yêu cầu bus, đường phân xử truyền tới tất cả các thiết bò Đường phân xử bus +5v In Out In Out In Out In Out 1 2 3 4 2 IN xác lập  OUT không xác lập, thiết bò trở thành thiết bò chủ  xác lập đường... đường BUSY Cấp logic số Nối 8 chip điều khiển I/O với 8 ngõ vào yêu cầu ngắt IRx Xử lý ngắt * Xử lý ngắt (Ví dụ: Chip 8259A) 3 Nếu có thể, CPU gửi xung INTA trở lại 8259A Chân yêu cầu ngắt Chân trả lời ngắt 2 8259A xác lập tín hiệu ngắt INT, điều khiển chân yêu cầu ngắt INT INTA CPU 5 CPU tạo các vector ngắt, tìm đòa chỉ thủ tục ngắt và thực thi trình phục vụ ngắt 1 Thiết bò gây ngắt xác lập tín hiệu... 30,31: yêu cầu bus và cấp bus (phân xử bus) - Chân 21 Reset: thiết lập lại trạng thái cho CPU GND A14 A13 A12 A11 A10 A9 A8 D7 A7 D6 A6 D5 A5 D4 A4 D3 A3 D2 A2 D1 A1 D0 A0 INTR 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 A15 A16 A17 A18 A19 S3 S4 S5 S6 MN/MX RD RQ/GT0 RQ/GT1 LOCK S2 S1 S0 READY RESET Chân ra vật lý Cấp logic số Chip 8088... ngõ vào lên bus dữ liệu Điều khiển ngắt 8259A IR0 IR1 IR2 IR3 IR4 IR5 IR6 IR7 I/O 1 I/O 2 I/O 3 I/O 4 Cấp logic số Chip 8088 (Intel) - Có 40 chân - 20 chân đòa chỉ A0-A19 giữ đòa chỉ bộ nhớ và I/O - 8 chân dữ liệu D0-D7 ghép cùng chân A0-A7 - 4 chân trạng thái S3-S6 ghép chung A16-A19 - Chân 33 xác lập chế độ tôi thiểu/tối đa - 3 chân trạng thái S0-S2 xác đònh loại chu kỳ bus - Chân 32 RD: CPU đang... Chân ra vật lý Phân xử bus Chân ra logic Cấp logic số Chip 8088 (Intel) S2 S1 S0 Loại chu kỳ bus 0 0 0 Trả lời ngắt 0 0 1 Đọc cổng I/O 0 1 0 Ghi cổng I/O 0 1 1 Dừng 1 0 0 Tìm-nạp chỉ thò 1 0 1 Đọc bộ nhớ 1 1 0 Ghi bộ nhớ 1 1 1 Giải phóng bus Đòa chỉ Dữ liệu S0-S2 20 INTR 2 8 3 8088 4 RD Bus Control LOCK READY Phân xử bus Trạng thái MN/MX RESET ∅ +𝟓𝒗 Chân ra logic Cấp logic số Bus IBM PC tương thích với... board mẹ xuất lên bus (Out) - Tần số tín hiệu xung clock (OSC) cua bus = 14.31818 MHz Vì tần số hoạt động tối đa của 8088 là 5 MHz  Chia 3 tần số OSC để có tín hiệu 4.77 MHz gọi là xung clock chủ (CLK) Cấp logic số Bus IBM PC tương thích với chip 8088 (Intel) Các tín hiệu trên IBM PC Bus Tín hiệu Số đường In Out Chức năng OSC 1 x Tín hiệu clock 70 nsec (14.31 Mhz) CLK 1 x Tín hiệu clock 210 nsec (4.77... MEMR 1 x Đọc bộ nhớ MEMW 1 x Ghi bộ nhớ IOR 1 x Đọc I/O IOW 1 x Ghi I/O AEN 1 x CPU thả nổi bus IO CHCHK 1 x Kiểm tra kênh I/O (lỗi chẳn lẻ) IO CH RDY 1 x Kênh I/O sẵn sàng Power 5 +-5V/12V GND 3 Đất x Cấp logic số Bus IBM PC tương thích với chip 8088 (Intel) Bộ tạo xung 8284A 14.31 Mhz OSC CLK RESET CLK RESET A0-A19 74LS373 Bộ chốt 20 8088 CPU 74LS245 Bộ thu phát D0-D7 8 A0-A19 IBM PC Bus D0-D7 INT . Cấp vi lập trình Mục tiêu Nghiên cứu các vấn đề: - Đơn vò xử lý trung tâm CPU - Cách một chip CPU giao tiếp với bộ nhớ và các thiết bò ngoại vi Cấp logic số Chip vi xử lý Giao. lên chân dữ liệu và xác lập tín hiệu hoàn tất 4. Vi xử lý nhận và thực thi chỉ thò Cấp logic số Chip vi xử lý Hai thông số chính để xác đònh hiệu suất một bộ vi xử lý: * Số chân đòa chỉ:. có rảnh không và tìn hiệu ngỏ vào IN xác lập được không? 2. IN xác lập  OUT không xác lập, thiết bò trở thành thiết bò chủ  xác lập đường BUSY Cấp logic số Xử lý ngắt * Xử lý ngắt (Ví