Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 8 ppsx

Chương 8: MÔ TẢ KIT I. Giới thiệu Mạch UP2 được thiết kế để đáp ứng nhu cầu của các trường đại học trong việc giảng dạy thiết kế logic với các công cụ phát triển và các thiết bò logic có thể lập trình được (PLDs). Mạch UP2 hoạt động dựa vào chip FLEX10K và chip MAX7000. Khi được sử dụng với phần mềm MAX + PLUS II, mạch cung cấp nền tảng mạnh hơn cho các thiết kế logic số đang sử dụng công cụ phát triển theo chuẩn công nghiệp và các PLD. Mạch UP2 hỗ trợ cả bảngdò tìm (LUT) cơ bản và giới hạn cơ bản các cấu trúc. EPF10K70 có thể được đònh cấu hình trong hệ thống với cáp tải ByteBlaster II hoặc thiết bò đònh cấu hình EPC1. EPM7128S lập trình được trong hệ thống với cáp tải ByteBlaster II. Mạch UP2 có các đặc điểm sau:  Chip EPM7128S họ Max7000  Chip EPF10K70 họ FLEX10K  Bộ connector mở rộng cho MAX7000S và FLEX10K  Hỗ trợ 2 led 7 đoạn cho MAX7000S và FLEX10K  16 led cho MAX7000S và FLEX10K  Các SWITCH ngõ vào  JTAG chain, cáp tải ByteBlaster II  Nguồn 5V  Cổng giao tiếp P/S2  Cổng VGA  Bộ tạo dao động 25.17 MHz 1. Chip EPM7128S Chip EPM7128S, một linh kiện thuộc họ MAX7000 có mật độ cao, hoạt động mạnh, được dựa vào các yếu tố của bộ nhớ ROM xoá và lập trình được bằng điện (EEPROM). Chip EPM7128S có một socket được lắp vào chip carrier J-lead 84 chân và có 128 macrocell. Mỗi macrocell có một mảng AND/OR cố đònh có thể lập trình cũng như một thanh ghi cấu hình được với xung lập trình độc lập, xung enable, clear và các hàm đònh sẵn. Với 2500 cổng và cấu trúc đơn giản, chip EPM7128S là ý tưởng cho các thiết kế mở đầu cũng như tổ hợp các hàm logic liên tục. 2. Chip EPF10K70 Chip EPF10K70 dựa trên công nghệ SRAM. Nó có giá trò trong package RQFP 240 chân, có 3744 phần tử logic (LEs: logic elements) và 9 EABs (Embedded Array Blocks). Mỗi LE gồm 4 ngõ vào LUT, một Flip Flop lập trình được và các đường dẫn tín hiệu đã biết đối với hàm lưu trữ và vận chuyển. Mỗi EAB cung cấp 2048 bits của bộ nhớ có thể được sử dụng để tạo ra RAM, ROM hoặc các hàm FIFO. Hơn nữa, EABs có thể thi hành các hàm logic như: bộ nhân, vi điều khiển, trạng thái của máy và các hàm xử lý tín hiệu số (DSP). Với 70,000 cổng điển hình, chip EPF10K70 là ý tưởng trung gian để phát triển hơn nữa các quá trình thiết kế số bao gồm kiến trúc máy tính, viễn thông và ứng dụng của DSP. 3. Cáp tải cổng song song ByteBlaster II Các thiết kế có thể được tải nhanh chóng và dễ dàng vào mạch UP2 bằng cách sử dụng cáp tải ByteBlaster II. Cáp ByteBlaster II là một giao diện phần cứng đối với cổng song song chuẩn. Cáp này gửi dữ liệu lập trình hoặc dữ liệu cấu hình giữa phần mềm MAX + PLUS II và các mạch UP. Vì sự thay đổi của các thiết kế được tải trực tiếp đến các thiết bò trên mạch nên các mẫu thiết kế đơn giản và phức tạp có thể được thực hiện thành công nhanh chóng. II. Mô tả KIT Mạch UP2, được trình bày trong hình 1, chứa các đặc tính mô tả bên dưới: Hình 1: Cấu tạo KIT UP2 1. Lối vào nguồn RAW và nguồn DC Lối vào nguồn DC nhận đầu nối âm 2.5mm*5.55mm với mức điện thế từ 7 đến 9V ở cường độ nhỏ nhất 350mA. Lối vào nguồn RAW gồm hai lỗ để nối với nguồn cố đònh. Lỗ được đánh dấu (+) là lối vào dương; lỗ đánh dấu (-) là dùng cho mạch chung. 2. Bộ dao động Mạch UP chứa bộ dao động trong suốt có tần số 25.175 Mhz. Lối ra của bộ dao động truyền một lối vào xung toàn cục trên chip EPM7128S ở chân 83 và lối vào xung toàn cục trên chip FLEX 10K ở chân 91. 3. Header JTAG_IN Đầu cắm trên cáp tải ByteBlaster II nối với header JTAG_IN gồm10 chân trên mạch UP. Mạch cung cấp nguồn và mass đến cáp tải ByteBlaster II. Dữ liệu được dòch vào trong các linh kiện thông qua chân TDO. Bảng 1 xác đònh tên của chân JTAG_IN khi ByteBlaster II đang hoạt động ở chế độ JTAG (Joint Test Action Group) Chân Tín hiệu JTAG 1 TCK 2 GND 3 TDO 4 VCC 5 TMS 6 No connect 7 No connect 8 No connect 9 TDI 10 GND Bảng 1: Chân ra của header JTAG_IN 10 chân 4. Các Jumper Mạch UP có 4 jumper 3 chân (TDI, TDO, DEVICE và BOARD) để thiết lập cấu hình JTAG. JTAG chain có thể được thiết lập cho nhiều cấu hình (ví dụ: chỉ để cấu hình cho chip EPM7128S hoặc chỉ cấu hình cho chip FLEX10K hoặc cấu hình cho cả hai chip, hoặc là nối nhiều mạch UP với nhau. Hình 2 trình bày các vò trí của 3 bộ nối (C1, C2, và C3) trên mỗi phần của 4 Jumper. Hình 2: Vò trí bộ nối C1, C2 và C3 Hoạt động theo yêu cầu TDI TDO DEVICE BOARD Chỉ cấu hình cho EPM7128S C1 &C2 C1 &C2 C1 &C2 C1 &C2 Chỉ cấu hình cho FLEX10K C2 & C3 C2 & C3 C1 &C2 C1 &C2 Cấu hình cho cả EPM7128S và FLEX10K (1) C2 & C3 C1 &C2 C2 & C3 C1 &C2 Kết nối nhiều board với nhau (2) C2 & C3 OPEN C2 & C3 C2 & C3 Bảng 2: Xác đònh cho việc thiết lập jumper cho mỗi cấu hình  Chú ý: (1): Linh kiện đầu tiên trong JTAG chain là thiết bò FLEX 10K và linh kiện thứ 2 là EPM7128S (2): Linh kiện đầu tiên trong JTAG chain là FLEX 10K và linh kiện thứ hai là EPM7128S. Mạch cuối cùng trong JTAG chain phải được thiết lập cho cấu hình mạch đơn (ví dụ: chỉ cấu hình cho chip EPM7128S, chỉ cấu hình cho chip FLEX 10K, hoặc cấu hình cho cả hai chip). Mạch cuối cùng không được thiết lập để nối nhiều mạch với nhau. Trong suốt quá trình cấu hình, led xanh CONF_D sẽ tắt và led xanh TCK sẽ điều chỉnh để cho biết dữ liệu đang được chuyển. Sau khi thiết bò đã được cấu hình xong thì led CONF_D sẽ sáng 5. Chip EPM7128S Mạch UP2 cung cấp các tài nguyên sau cho chip EPM7128S:  PLCC 84 chân đặt socket  Các chân tín hiệu được phép sử dụng thông qua các header  Sự kết nối JTAG chain với cáp tải ByteBlaster II  Hai công tắc nút ấn tạm thời  Vỏ hai hàng chân công tắc thuộc hệ 8  16 LED  Hai LED 7 đoạn  Bộ dao động (25.175 MHz)  Cổng mở rộng với 42 chân I/O và các chân toàn cục CLR, OE1, OE2/GCLK2 Các chân của chip EPM7128S không được gán lại đối với các công tắc và các LED, nhưng được nối đến các header. Với các chân truy xuất trực tiếp, ta có thể tập trung vào quy tắc thiết kế cơ bản và nắm được chương trình của các chân I/O và các PLD. Sau khi biên dòch và kiểm tra thiết kế thành công bằng phần mềm MAX+PLUS II, ta có thể dễ dàng nối các chân I/O đã gán đến các công tắc và led bằng cách sử dụng dây hook_up. Sau đó tải các thiết kế vào linh kiện và mô phỏng các thiết kế đó. a. Các header Các header của chip EPM7128S bao quanh linh kiện và cung cấp truy xuất đến các chân tín hiệu của linh kiện. Các chân 21 trên mỗi cạnh của vỏ PLCC 84 chân nối đến một trong những header sau: chân 22, hai hàng header 0.1 inch. Số chân của chip EPM7128S được ghi trên mạch UP2 (“X” cho biết chân không xác đònh). Bảng 3 liệt kê số chân của 4 header: P1, P2, P3 và P4. Các chân tín hiệu nguồn cao thế, mass và JTAG không được sử dụng thông qua các header cái này. P1 P2 P3 P4 Outsid e Insid e Outsid e Insid e Outsid e Insid e Outsid e Insid e 75 76 12 13 33 34 54 55 77 78 14 15 35 36 56 57 79 80 16 17 37 38 58 59 81 82 18 19 39 40 60 61 83 84 20 21 41 42 62 63 1 2 22 23 43 44 64 65 3 4 24 25 45 46 66 67 5 6 26 27 47 48 68 69 7 8 28 29 49 50 70 71 9 10 30 31 51 52 72 73 11 x 32 x 53 x 74 x Bảng 3: các chân của mỗi header (Chú y ù: inside là hàng header gần linh kiện nhất; outside là hàng header xa linh kiện nhất ) b. Nút ấn MAX_PB1 và MAX_PB2 MAX_PB1 và MAX_PB2 là 2 nút ấn cấp các tín hiệu hoạt động ở mức thấp và kéo lên thông qua các điện trở 10 K Ω. Việc kết nối đến các tín hiệu này được thực hiện dễ dàng bằng cách cắm một đầu dây hook_up vào header của nút ấn. Đầu còn lại của dây sẽ được cắm vào header thích hợp đã gán cho chân I/O của chip EPM7128S. c. Công tắc MAX_SW1 và MAX_SW2 MAX_SW1 và MAX_SW2, mỗi cái gồm 8 công tắc cấp các mức tín hiệu logic. Các công tắc này kéo lên thông qua các điện trở 10K Ω. Việc kết nối đến các tín hiệu được thực hiện dễ dàng bằng cách cắm một đầu của dây hook_up vào header của nút ấn. Đầu còn lại của dây sẽ được cắm vào header thích hợp đã gán cho chân I/O của EPM7128S. Lối ra của công tắc được thiết lập ở mức logic 1 khi mở công tắc và thiết lập mức logic 0 khi đóng công tắc. d. Các led D1 đến D16 Mạch UP gồm 16 led được kéo lên với điện trở 330KΩ. Các led này được tác động ở mức 0. Các led từ D1 đến D8 được nối tương tự liên tiếp đến các header (ví dụ: D1 được nối đến vò trí 1, D2 được nối đến vò trí 2, …). Các led từ D9 đến D16 cũng được nối tương tự liên tiếp đến các header (ví dụ: D9 được nối đến vò trí 1 và D10 được nối đến vò trí 2, …) như hình vẽ bên dưới: Hình 3: các vò trí của LED e. MAX_DIGIT MAX_DIGIT là 2 con số của LED 7 đoạn được nối trực tiếp đến EPM7128S bằng cách truyền mức logic 0 đến chân I/O đã nối với EPM7128S. Hình 4 cho biết tên của mỗi đoạn. Hình 4: Tên các đoạn LED Đoạn hiển thò Chân cho led1 Chân kết cho led2 a 58 69 b 60 70 c 61 73 d 63 74 e 64 76 f 65 75 g 67 77 Decimal point 68 79 Bảng 4: Liệt kê các chân kết nối đến của mỗi đoạn f. MAX_EXPANSION MAX_EXPANSION là 2 hàng giao tiếp mở rộng để truy xuất các chân tín hiệu I/O và các tín hiệu toàn cục trên linh kiện EPM7128S, nguồn cao thế và mass. Hình 5 cho biết quy ước số cho các giao tiếp. Hình 5: quy ước số các giao tiếp của MAX_EXPANSION Bảng 5: Liệt kê tên tín hiệu và các chân của EPM7128S nối đến các giao tiếp Số thứ tự giao tiếp Tín hiệu/chân Số thứ tự giao tiếp Tín hiệu/chân 1 RAM 2 GND 3 VCC 4 GND 5 VCC 6 GND 7 No connect 8 No connect 9 No connect 10 No connect 11 No connect 12 GCLRn/1 13 OE1/84 14 OE2/GCLK2 /2 15 4 16 5 17 6 18 8 19 9 20 10 21 11 22 12 23 15 24 16 25 17 26 18 27 20 28 21 29 22 30 25 31 24 32 27 33 29 34 28 35 31 36 30 37 33 38 34 39 35 40 36 41 37 42 40 43 39 44 41 45 44 46 46 47 45 48 48 49 50 50 49 51 52 52 51 53 54 54 55 [...]...55 57 59 56 VCC VCC 56 58 60 57 GND GND . 33 34 54 55 77 78 14 15 35 36 56 57 79 80 16 17 37 38 58 59 81 82 18 19 39 40 60 61 83 84 20 21 41 42 62 63 1 2 22 23 43 44 64 65 3 4 24 25 45 46 66 67 5 6 26 27 47 48 68 69 7 8 28 29 49 50 70. trong hệ thống với cáp tải ByteBlaster II hoặc thiết bò đònh cấu hình EPC1. EPM7128S lập trình được trong hệ thống với cáp tải ByteBlaster II. Mạch UP2 có các đặc điểm sau:  Chip EPM7128S họ. Chương 8: MÔ TẢ KIT I. Giới thiệu Mạch UP2 được thiết kế để đáp ứng nhu cầu của các trường đại học trong việc giảng dạy thiết kế logic với các công cụ phát triển và các thiết bò logic