Kỹ thuật số Đề thi cuối kì học kỳ 1, năm học 2019 2020

Kỹ thuật số Đề thi cuối kì học kỳ 1, năm học 2019 2020Kỹ thuật số Đề thi cuối kì học kỳ 1, năm học 2019 2020Kỹ thuật số Đề thi cuối kì học kỳ 1, năm học 2019 2020Kỹ thuật số Đề thi cuối kì học kỳ 1, năm học 2019 2020Kỹ thuật số Đề thi cuối kì học kỳ 1, năm học 2019 2020

Khoa Điện - Điện tử,

KỸ THUẬT SỐ ĐỀ THI CUỐI KÌ học kỳ 1, năm

b) b) Thiết kế mạch DEMUX (1 → 4), cho ngõ vào chophép là tích cực mức thấp

Câu 2: (3 điểm)

a) Hãy vẽ ký hiệu và viết bảng trạng thái đầy đủ choFlip-Flop JK, với Ck tác động cạnh xuống, Pre và Clrtích cực mức thấp

b) Thiết kế mạch đếm đồng bộ đếm lên theo các trạngthái nhị phân 001, 010, 011, 100 và 101 sử dụng Flip-Flop ở câu 2a.

c) Từ mạch đếm của câu 2b hãy thiết lập mạch đặt trướctrạng thái bắt đầu khi cấp điện ngõ ra có trạng thái là011

c) Ghép các bộ nhớ ROM đã cho thành bộ nhớ ROM1Kx8 có 1 ngõ vào Chip Enable tích cực mức thấp và 1ngõ vào Output Enable tích cực mức thấp.

Ghi chú: Cán bộ coi thi không được giải thích đề thi.

Câu 1: (3 điểm)

a) Thiết kế mạch giải mã từ số nhị phân 2 bit (B1B0) sang LED 7 đoạn loại Cathode chung, hiển thị các số thập phân tương ứng theo thứ tự 1, 0, 2, 3:

Bảng chân lý (Truth Table) cho các số nhị phân

và số thập phân tương ứng:

Bảng chân lý cho LED 7 đoạn (a, b, c, d, e, f, g):

Biểu thức logic cho các đoạn LED:

Lưu ý: Dấu phẩy trên biến đại diện cho phép phủ định

(NOT)

Sơ đồ mạch giải mã:

Sử dụng các cổng AND, OR và NOT để thiết

kế mạch theo các biểu thức logic ở trên

b) Thiết kế mạch DEMUX (1 → 4), cho ngõ vào cho phép là tích cực mức thấp:

Sơ đồ mạch DEMUX:

DEMUX (1 → 4) có một ngõ vào dữ liệu D, hai ngõ chọn S1, S0 và bốn ngõ ra Y0, Y1, Y2,Y3

Ngõ vào cho phép (Enable) E là tích cực mức thấp

Bảng chân lý (Truth Table) cho DEMUX:

Lưu ý: X đại diện cho bất kỳ giá trị nào (0 hoặc 1).

Biểu thức logic cho các ngõ ra Y:

Y0 = D * S1' * S0' * E'

Y1 = D * S1' * S0 * E'

Y2 = D * S1 * S0' * E'

Y3 = D * S1 * S0 * E'

Lưu ý: Dấu phẩy trên biến đại diện cho phép phủ định

(NOT) và dấu * đại diện cho phép nhân logic (AND)

Sơ đồ mạch DEMUX:

Sử dụng các cổng AND và NOT để thiết kế mạch theo các biểu thức logic ở trên

Câu 2: (3 điểm)

a) Vẽ ký hiệu và viết bảng trạng thái đầy đủ cho Flop JK với Ck tác động cạnh xuống, Pre và Clr tích cực mức thấp:

Flip-Ký hiệu của Flip-Flop JK:

Bảng trạng thái của Flip-Flop JK:

Lưu ý: Ký hiệu ↓ biểu thị Ck tác động cạnh xuống Pre

và Clr tích cực mức thấp (Active Low)

b) Thiết kế mạch đếm đồng bộ đếm lên theo các trạng thái nhị phân 001, 010, 011, 100 và 101 sử dụng Flip- Flop ở câu 2a:

Chọn các trạng thái:

Bảng chuyển trạng thái:

Lưu ý: X đại diện cho bất kỳ giá trị nào (0 hoặc 1).

Biểu thức logic cho các đầu vào J và K:

J2 = Q1 * Q0'

K2 = Q1 + Q0

J1 = Q0'

K1 = 1

J0 = 1

K0 = Q2 + Q1

c) Thiết lập mạch đặt trước trạng thái bắt đầu khi cấp điện ngõ ra có trạng thái là 011:

Sử dụng Pre và Clr:

Để mạch bắt đầu ở trạng thái 011 (Q2 = 0, Q1

= 1, Q0 = 1), ta sử dụng các tín hiệu Pre và Clr

Kết nối Clr đến Q2 và Q1 (ClrQ2 = 1, ClrQ1 = 1).

Kết nối Pre đến Q0 (PreQ0 = 1)

Câu 3: (2,5 điểm)

a) Xác định khoảng điện áp ngõ vào tương tự V_n sao cho ngõ ra số có giá trị là 1100100B.

c) Tính thời gian chuyển đổi V_n của câu 3a với tần

số xung clock cung cấp cho ADC là 10kHz.

d) Mạch dao động tạo tần số xung clock trong câu 3b

là mạch dao động sử dụng IC555 có hệ số công tác 60% Hãy vẽ mạch dao động và tính điện trở R_1 và R_2 Cho biết C = 0,01µF.

b) Một nội dung dữ liệu bao gồm 64 byte lưu vào địa chỉ bắt đầu 180H Xác định địa chỉ của byte dữ liệu cuối được lưu trong ROM.

64 byte (00H :3FH)

Địa chỉ byte dữ liệu cuối là 180H + 3FH = 1BFH

c) Ghép các bộ nhớ ROM đã cho thành bộ nhớ ROM 1Kx8 có 1 ngõ vào Chip Enable tích cực mức thấp và

1 ngõ vào Output Enable tích cực mức thấp.

Sử dụng 4 ROM 256x8 để tạo ROM 1Kx8.

Kết nối các đường địa chỉ A0-A7 chung cho cả 4 ROM

Sử dụng các đường địa chỉ A8-A9 để chọn các

ROM con

Kết nối ngõ vào Chip Enable và Output Enable của từng ROM với các đường A8-A9 thông qua cổng giải mã (Decoder)