Đồ án tốt nghiệp Công nghệ kỹ thuật điện tử, viễn thông: Đo hệ số khuếch đại và vẽ băng thông của mạch khuếch đại trên máy tính thông qua cổng máy in

Flip-flop là một mạch có thể lưu trữ trạng thái logic của một hoặc nhiều tín hiệu dữ liệu đầu vào theo đáp ứng xung đồng hồ..  Hoạt động của mạch chốt D mức logic thấp: - Khi xung đồng

GIỚI THIỆU

Công nghiệp vi mạch, một lĩnh vực quan trọng của công nghệ bán dẫn, đã phát triển từ những bóng bán dẫn kích thước lớn đến các vi mạch tương tự và số siêu nhỏ Sự tiến bộ này đi kèm với các kỹ thuật và công nghệ thiết kế vi mạch tiên tiến Flip-flop, một trong những sáng kiến quan trọng nhất của ngành vi mạch, hiện nay là thành phần cơ bản trong hệ thống lưu trữ, tính toán và điều khiển đồng bộ cũng như bất đồng bộ Các loại flip-flop khác nhau được phát triển tùy thuộc vào ứng dụng cụ thể mà chúng phục vụ.

Flip-flop là mạch lưu trữ trạng thái logic của tín hiệu dữ liệu đầu vào theo xung đồng hồ, đóng vai trò quan trọng trong thiết kế mạch số đồng bộ Trong thiết kế VLSI, hiệu suất và tối ưu diện tích đã từng là ưu tiên hàng đầu, nhưng hiện nay, năng lượng cũng trở thành yếu tố quan trọng bên cạnh diện tích và tốc độ Vấn đề chính trong hiệu suất là công suất tiêu thụ và độ trễ lan truyền, với khoảng 30%-70% năng lượng trong hệ thống được tiêu thụ bởi mạng tín hiệu xung đồng hồ và flip-flop Nhiều kiểu cấu trúc flip-flop đã được đề xuất nhằm nâng cao hiệu năng, nhưng không phải kiểu nào cũng khả thi do các giới hạn về công suất, độ trễ, diện tích và chi phí sản xuất.

Một số cấu trúc flip-flop hiệu năng cao bao gồm flip-flop tích cực pha đồng hồ đơn, flip-flop đa ngưỡng CMOS, flip-flop đồng hồ CMOS và flip-flop bán động Để đánh giá các cấu trúc này, đề tài “Thiết kế D-FF hiệu năng cao” sẽ được thực hiện nhằm phân tích hiệu suất của D-FF.

Bài viết này so sánh hai cấu trúc flip-flop dựa trên các tối ưu nhất với hai cấu trúc cơ bản: flip-flop tích cực cạnh đơn và flip-flop tích cực hai cạnh Việc phân tích này giúp hiểu rõ hơn về hiệu suất và ứng dụng của từng loại flip-flop trong thiết kế mạch số.

MỤC TIÊU

Nghiên cứu và phân tích các kiểu cấu trúc của D-FF dựa trên các thông số như công suất tiêu thụ, độ trễ và số transistor nhằm đánh giá thiết kế để đạt hiệu năng tối ưu nhất.

GIỚI HẠN

Bài viết này sẽ phân tích và so sánh năm kiểu cấu trúc D-FF đơn lẻ, bao gồm flip-flop tích cực cạnh đơn, flip-flop tích cực hai cạnh, flip-flop tích cực pha đồng hồ đơn, flip-flop đồng hồ CMOS và flip-flop bán động Các cấu trúc D-FF này sẽ không tích hợp chức năng xóa và đặt lại dữ liệu Đề tài sử dụng transistor nMOS và pMOS với tiến trình công nghệ 90nm.

BỐ CỤC

Chương 1: Tổng quan: giới thiệu về flip-flop và các vấn đề gặp phải trong thiết kế flip-flop

Chương 2: Cơ sở lý thuyết: trình bày lý thuyết về CMOS, cổng logic và flip-flop Chương 3: Thiết kế: nêu yêu cầu hệ thống, vẽ sơ đồ khối và thiết kế chi tiết các cấu trúc flip-flop D

Chương 4: Kết quả: hình ảnh mô phỏng, số liệu phân tích các thông số về công suất, độ trễ của các cấu trúc flip-flop D và lập bảng so sánh

Chương 5: Kết luận và hướng phát triển đề tài: chỉ ra ưu điểm và nhược điểm của đề tài và hướng phát triển

BÁN DẪN Ô-XÍT KIM LOẠI BÙ

Complementary Metal-Oxide-Semiconductor (CMOS) technology is utilized for the fabrication of integrated circuits This technology employs two types of transistors: nMOS and pMOS, ensuring that at any given moment, only one type of transistor is in the conductive (ON) state.

Cấu trúc cơ bản của nMOS bao gồm bốn phần chính: cực cổng G (Gate), cực máng D (Drain), cực nguồn S (Source) và phần thân (Body) Cực G được đặt trên lớp ô xít kim loại, thường là SiO2 với độ dày tox Dưới lớp ô xít này là hai cực D và S, trong khi môi trường dẫn điện giữa D và S là một lớp nền mang điện tích trái dấu Khoảng cách giữa cực D và S được gọi là chiều dài Ldrawn, nhưng do ảnh hưởng của khuếch tán biên, chiều dài thực tế của MOS sẽ nhỏ hơn Ldrawn Để giảm thiểu tác động của khuếch tán biên, cần xem xét các yếu tố liên quan.

Hình 2.2: Kí hiệu của nMOS và pMOS 2.1.2 Công suất tiêu thụ [6]

Khi tính toán công suất cho thiết kế mạch CMOS, chúng ta thường quan tâm đến

Có hai loại công suất chính trong mạch điện tử: công suất tiêu thụ tĩnh và công suất tiêu thụ động Công suất tiêu thụ tĩnh phát sinh từ các nguồn như dòng rò rỉ khi transistor ngắt (Isub), dòng rò rỉ từ cực G (Igate), dòng rò rỉ từ các mối nối (Ijunc) và dòng rò rỉ từ dòng nội tại MOS (Icontention) Trong khi đó, công suất tiêu thụ động chủ yếu do nạp và xả tụ khi MOS chuyển trạng thái ON/OFF (Pswitching) và dòng điện ngắn mạch khi cả pMOS và nMOS đều dẫn (Pshort circuit) Công thức tính toán công suất tiêu thụ được trình bày rõ ràng trong tài liệu.

Pstatic = (Isub + Igate + Ijunc + Icontention)*VDD (2.2b)

Trong công thức (2.2a), công suất do ngắn mạch gây ra chỉ chiếm dưới 10% tổng công suất tiêu thụ động Do đó, chúng ta thường chỉ tính toán công suất chuyển trạng thái và cộng thêm 10% Công suất chuyển trạng thái được định nghĩa như sau:

Trong đó: α là hệ số hoạt động

C là giá trị điện dung từ dây dẫn và transistor trong một mạch

VDD là giá trị điện áp nguồn cung cấp f là tần số hoạt động của xung đồng hồ

2.1.3 Độ trễ [7] Độ trễ được định nghĩa là khoảng thời gian mà tín hiệu di chuyển từ ngõ vào đến ngõ ra Độ trễ bao gồm thời gian tín hiệu di chuyển qua các cổng logic và đường dây Để thuận tiện cho mô phỏng và tính toán hơn thì chúng ta quy định độ trễ bắt đầu được tính từ vị trí mà tín hiệu ngõ vào vượt qua 50% giá trị độ lớn đến vị trí mà tín hiệu ngõ ra vượt qua 50% giá trị độ lớn Khoảng thời gian mà tín hiệu ngõ vào chuyển đổi từ trạng thái thấp đến cao hoặc từ cao đến thấp được gọi theo lần lượt là tr và tf Khoảng thời gian mà tín tín hiệu ngõ ra chuyển đổi trạng thái từ thấp đến cao hoặc từ cao đến thấp được gọi theo lần lượt là tLH và tHL Tùy thuộc vào trạng thái của ngõ ra lúc đó là tLH hoặc tHL mà chúng ta có độ trễ tương ứng là tPLH và tPHL

Hình 2.3 minh họa độ trễ và thời gian chuyển đổi trạng thái trong một con chip, có thể chứa hàng triệu đến hàng tỉ transistor Để tính toán độ trễ của chip, các nhà thiết kế đã phát triển một số mô hình như mô hình độ trễ RC, mô hình độ trễ tuyến tính và mô hình độ trễ phân tích thời gian.

 Mô hình độ trễ RC [8]:

- Ý tưởng của mô hình này là xem một transistor như một công tắc

- pMOS có điện trở 2R và điện dung C

- nMOS có có điện trở R và điện dung C

- Giá trị điện dung C tỉ lệ thuận với độ rộng k của transistor

- Giá trị điện trở R tỉ lệ nghịch với độ rộng k của transistor

Hình 2.4: Mạch tương đương cho transistor

- Giá trị độ trễ tpd = Ri*Ci (2.4) với i là các ngõ vào

 Mô hình độ trễ tuyến tính [9]:

Giá trị độ trễ của một mạch có N tầng được tính theo công thức:

D = di = bi*gi*hi + pi (i là tầng cần tính, i ≤ N) (2.4) Trong công thức này, g đại diện cho giá trị điện dung tại cực G của transistor, h là tỷ lệ điện dung giữa ngõ ra và ngõ vào, b là tỷ lệ tổng điện dung trên một tầng so với điện dung trên đường cần tính, và p là độ trễ nội tại được tính theo mô hình độ trễ tuyến tính Các giá trị g, b và h được chuẩn hóa theo  = 3RC.

Từ công thức (2.5) chúng ta tính được thời gian độ trễ nhỏ nhất của hệ thống:

Hình 2.5: Hệ thống đa tầng gồm các cổng logic

Hình 2.6: Hệ thống có 2 cổng đảo trong một tầng

CỔNG LOGIC [10]

Cổng NOT được hình thành từ việc kết nối một transistor pMOS với một transistor nMOS Khi tín hiệu đầu vào A đi qua cổng NOT, nó sẽ tạo ra giá trị nghịch đảo tại đầu ra Y.

Hình 2 7: Mạch cổng NOT (a) và ký hiệu cổng NOT (b) Bảng 2.1: Bảng trạng thái của cổng NOT

Cổng NAND được cấu tạo bởi K pMOS mắc song song sau đó được mắc nối tiếp

K nMOS là một loại mạch điện sử dụng K ngõ vào cho cổng NAND Khi tín hiệu đi qua cổng NAND, kết quả ngõ ra sẽ là giá trị nghịch đảo của tích K tín hiệu ngõ vào.

Hình 2.8: Mạch cổng NAND 2 ngõ vào (a) và ký hiệu cổng NAND (b)

Bảng 2.2: Bảng trạng thái của cổng NAND 2 ngõ vào

Cổng NOR được cấu tạo bởi K nMOS mắc song song sau đó được mắc nối tiếp

K pMOS là một mạch điện tử với K đại diện cho số lượng tín hiệu đầu vào của cổng NOR Khi tín hiệu đi qua cổng NOR, kết quả đầu ra sẽ là giá trị nghịch đảo của tổng các tín hiệu đầu vào K.

Hình 2.9: Mạch cổng NOR 2 ngõ vào (a) và ký hiệu cổng NOR (b)

Bảng 2.3: Bảng trạng thái của cổng NOR 2 ngõ vào

2.2.2 Bóng bán dẫn truyền và cổng truyền

 Bóng bán dẫn truyền (Pass transistor)

Khi pMOS hoặc nMOS được sử dụng độc lập như một công tắc thì ta gọi đó là một pass transistor Ưu điểm của pass transistor:

- Thiết kế cổng logic với ít transistor hơn

- Tỷ lệ mạch nhỏ hơn

Hình 2.10: Mạch cổng NAND 2 ngõ vào ban đầu (a) và mạch cổng NAND 2 ngõ vào sử dụng pass transistor Nhược điểm của pass transistor:

Do ảnh hưởng của điện áp ngưỡng (Vt), nMOS độc lập có khả năng truyền mức logic 1 yếu và mức logic 0 mạnh, trong khi pMOS độc lập truyền mức logic 1 mạnh và mức logic 0 yếu.

- Nếu nối liên tiếp các transistor sẽ tăng độ trễ và có thể sai lệch giá trị logic

Cổng truyền (Transmission gate) được tạo ra bằng cách mắc song song nMOS và pMOS, nhằm khắc phục nhược điểm của pass transistor Cổng truyền sử dụng cả xung đồng hồ và xung đồng hồ đảo để điều khiển, đảm bảo rằng pMOS và nMOS hoạt động đồng thời trong cùng một trạng thái (ON/OFF) Khi ở trạng thái ON, cổng truyền cho phép tín hiệu đi qua một cách hiệu quả.

- Mức logic tại a = 1: nếu Vgs của nMOS nhỏ hơn Vt thì sẽ khiến nMOS bị ngắt, nhưng tín hiệu vẫn được truyền đến b do pMOS không bị ngắt

- Mức logic tại a = 0: nếu Vgs của pMOS lớn hơn Vt thì sẽ khiến pMOS bị ngắt, nhưng tín hiệu vẫn được truyền đến b do nMOS không bị ngắt

Hình 2.11: Mạch cổng truyền (a) và ký hiệu cổng truyền (b) Ưu điểm của cổng truyền:

- Có thể thiết kế cổng logic, MUX

- Truyền dẫn tốt điện áp và đáp ứng chính xác mức logic cho hệ thống

Nhược điểm của cổng truyền:

- Không tối ưu diện tích của mạch

- Tốn nhiều chi phí sản xuất hơn

Tùy theo chức năng của hệ thống mà chúng ta có thể lựa chọn sử dụng pass transistor hoặc cổng truyền.

MẠCH CHỐT D [11]

Mạch chốt D (D Latch) là một mạch điện tử có khả năng lưu trữ tín hiệu đầu vào và cập nhật tín hiệu đầu ra theo tín hiệu đầu vào dưới sự điều khiển của xung đồng hồ Trong công nghệ CMOS, mạch chốt D được thiết kế từ các mạch cổng NOT, cổng buffer, cổng truyền và transistor, hoạt động dựa trên mức logic 1 hoặc 0 của xung đồng hồ.

Hình 2.12: Mạch chốt D mức logic thấp (a) và mạch chốt D mức logic cao (b)

Hình 2.13 minh họa sơ đồ nguyên lý mạch chốt D với mức logic thấp, bao gồm các thành phần như TG1 và TG2 là các cổng truyền, I1, I2 và I3 là các cổng NOT Trong mạch, D đại diện cho tín hiệu ngõ vào, Q là tín hiệu ngõ ra, CLK là xung đồng hồ và CLKB là xung đồng hồ đảo.

 Hoạt động của mạch chốt D mức logic thấp:

Khi xung đồng hồ CLK ở mức logic thấp (CLK = 0), TG1 sẽ ở trạng thái ON, cho phép tín hiệu tại D đi qua TG1 và các cổng NOT đến ngõ ra Q Tuy nhiên, tín hiệu này sẽ bị chặn lại bởi TG2 đang ở trạng thái OFF, tạo ra tín hiệu đã được chốt tại TG2.

Khi xung đồng hồ CLK đạt mức logic cao (CLK = 1), TG1 sẽ ở trạng thái OFF, ngăn không cho tín hiệu tại D vào mạch Trong khi đó, TG2 ở trạng thái ON cho phép tín hiệu đã được chốt đi qua và truyền qua các cổng NOT đến ngõ ra Q.

Bảng 2.4: Bảng sự thật của mạch chốt D mức logic thấp

Hình 2.14: Hoạt động của mạch khi CLK = 0

Hình 2.16: Biểu diễn trên miền thời gian

Hình 2.17 minh họa sơ đồ nguyên lý mạch chốt D với mức logic cao, trong đó TG1 và TG2 là các cổng truyền, I1, I2 và I3 là các cổng NOT Tín hiệu ngõ vào được ký hiệu là D, tín hiệu ngõ ra là Q, và CLK là xung đồng hồ, trong khi CLKB là xung đồng hồ đảo.

 Hoạt động của mạch chốt D mức logic cao:

- Khi xung đồng hồ CLK đang ở mức logic cao (CLK = 1) thì TG1 trong trạng thái

Tín hiệu tại D sẽ đi qua TG1 và các cổng NOT trong mạch để đến ngõ ra Q, nhưng sẽ bị chặn lại ở TG2 đang ở trạng thái OFF Tín hiệu tại TG2 được gọi là tín hiệu đã được chốt.

Khi tín hiệu xung đồng hồ CLK giảm xuống mức logic thấp (CLK = 0), TG1 sẽ ở trạng thái OFF, ngăn không cho tín hiệu tại D vào mạch Đồng thời, TG2 ở trạng thái ON sẽ cho phép tín hiệu đã được chốt đi qua và truyền qua các cổng NOT đến ngõ ra Q.

Bảng 2.5: Bảng sự thật mạch chốt D mức logic cao

FLIP-FLOP

Flip-Flop chủ - tớ (Master-Slave Flip-Flop) là một cấu trúc bao gồm hai flip-flop, trong đó flip-flop đầu tiên được gọi là flip-flop chủ (Master Flip-Flop) và flip-flop thứ hai là flip-flop tớ (Slave Flip-Flop) Flip-flop chủ hoạt động khi có xung đồng hồ ở mức logic 0, trong khi flip-flop tớ hoạt động khi xung đồng hồ ở mức logic 1 Ngược lại, khi flip-flop chủ hoạt động ở mức logic 1, flip-flop tớ sẽ hoạt động ở mức logic 0 Nhờ vào việc hoạt động ở cả hai mức logic, flip-flop chủ - tớ có thể hoạt động trong toàn bộ chu kỳ xung đồng hồ, với flip-flop chủ được phân loại là tích cực xung cạnh lên hoặc xung cạnh xuống, tạo thành flip-flop tích cực đơn biên.

Flip-flop tích cực hai biên là một loại flip-flop, trong đó flip-flop chủ hoạt động khi có đáp ứng xung cạnh lên, trong khi flip-flop tớ hoạt động khi có đáp ứng xung cạnh xuống Điều này cho phép chúng hoạt động ngược lại với nhau, tạo nên một hệ thống đồng bộ hiệu quả.

Hình 2.21: Flip-flop JK dạng chủ-tớ

Hình 2.22: Flip-flop D dạng chủ-tớ 2.4.2 Flip-Flop D chủ - tớ từ mạch chốt D

Theo mô tả về cách hoạt động của flip-flop chủ - tớ trong mục 2.4.1, flip-flop D có thể được thiết kế từ hai mạch chốt D nối tiếp, như thể hiện trong hình 2.17.

Hình 2.23: Sơ đồ nguyên lý flip-flop D tích cực đơn biên cạnh xuống

Mạch flip-flop D trong hình 2.23 bao gồm một chốt D chủ (master D latch) hoạt động ở mức logic cao, kết nối với một chốt D tớ (slave D latch) có mức logic thấp.

Mạch chốt D thực hiện việc ghi nhận tín hiệu khi nhận được xung đồng hồ ở mức cao (CLK = 1) Hình 2.24a minh họa mạch chốt D chủ, trong khi hình 2.24b thể hiện mạch chốt D tớ.

Khi tín hiệu xung đồng hồ ở mức thấp (CLK = 0), mạch chốt D sẽ truyền tín hiệu đến ngõ ra Khi CLK chuyển sang mức cao (CLK = 1), mạch chốt D đảm bảo rằng tín hiệu ngõ ra sẽ giữ nguyên cho đến khi có tín hiệu CLK = 0 tiếp theo.

Hình 2.24: Mạch chốt D chủ (a) và mạch chốt D tớ (b)

 Hoạt động của flip-flop D tích cực đơn biên cạnh xuống:

Khi CLK = 1, TG1 và TG4 ở trạng thái ON, trong khi TG2 và TG3 ở trạng thái OFF Tín hiệu từ D sẽ được đưa vào mạch chốt chủ và được giữ tại TG2, do đó tín hiệu ngõ ra Q/QB sẽ phản ánh tín hiệu hiện tại trong mạch chốt.

Khi CLK = 0, TG1 và TG4 ở trạng thái OFF, trong khi TG2 và TG3 đang ở trạng thái ON Mạch chốt chủ không nhận tín hiệu từ D, và tín hiệu đã được chốt trước đó tại TG2 sẽ được truyền qua mạch chốt tớ để cập nhật giá trị cho Q/QB.

Quá trình này sẽ tiếp tục lặp lại với mỗi tín hiệu xung đồng hồ mới Bảng 2.6 trình bày trạng thái của flip-flop D tích cực đơn biên khi cạnh xuống.

Xung đồng hồ Tín hiệu ngõ vào Trạng thái mạch chốt D Tín hiệu ngõ ra

CLK D Chủ Tớ Qn+1 QBn+1

Flip-flop D tích cực đơn biên cạnh lên có thể được tạo ra bằng cách kết nối mạch chốt D mức logic thấp với mạch chốt D mức logic cao Mạch chốt D chủ thực hiện việc chốt tín hiệu vào khi tín hiệu xung đồng hồ ở mức thấp (CLK = 0), trong khi mạch chốt D tớ truyền tín hiệu đến ngõ ra khi tín hiệu xung đồng hồ ở mức cao (CLK = 1) Khi CLK trở về mức 0, mạch chốt D tớ sẽ giữ nguyên tín hiệu ngõ ra cho đến khi có tín hiệu CLK = 1 tiếp theo.

Hình 2.26: Sơ đồ nguyên lý flip-flop D tích cực đơn biên cạnh lên

Hình 2.27: Mạch chốt D chủ (a) và mạch chốt D tớ (b)

 Hoạt động của flip-flop D tích cực đơn biên cạnh lên:

Khi CLK = 0, TG1 và TG4 được bật (ON), trong khi TG2 và TG3 tắt (OFF) Tín hiệu từ D sẽ vào mạch chốt chủ và được lưu trữ tại TG2, dẫn đến tín hiệu ngõ ra Q/QB phản ánh trạng thái hiện tại trong mạch chốt.

- Khi CLK = 1: TG1 và TG4 trong trạng thái OFF, TG2 và TG3 trong trạng thái

Khi mạch chốt chủ không còn nhận tín hiệu từ D, tín hiệu đã được chốt trước đó tại TG2 sẽ được truyền qua mạch chốt tớ và cập nhật giá trị cho Q/QB.

Quá trình này sẽ lặp lại theo tín hiệu xung đồng hồ tiếp theo Bảng 2.7 trình bày trạng thái của flip-flop D tích cực đơn biên cạnh lên.

CLK D Chủ Tớ Qn+1 QBn+1

Hoạt động của flip-flop D tích cực đơn biên trên miền thời gian được minh họa qua hình 2.28 Dựa vào hoạt động của mạch chốt D chủ-tớ, có một số kiểu cấu trúc flip-flop D như: flip-flop D tích cực đơn biên, flip-flop D tích cực song biên, flip-flop D tích cực xung đơn pha, flip-flop D đa ngưỡng CMOS, flip-flop D đồng hồ CMOS, và flip-flop D bán động.

Flip-flop D tích cực song biên (Dual Edge-Trigger D Flip-flop) là một loại flip-flop đặc biệt, có khả năng thay đổi trạng thái khi nhận tín hiệu xung ở cả cạnh lên và cạnh xuống.

YÊU CẦU CỦA HỆ THỐNG

The article discusses the design of D flip-flops in a master-slave configuration, highlighting several types: Single Edge-Trigger D Flip-flop, Dual Edge-Trigger D Flip-flop, True Single-Phase-Clock D Flip-flop, C2MOS D Flip-flop, and Semi-Dynamic D Flip-flop Each flip-flop variant offers unique advantages for digital circuit applications, enhancing performance and efficiency in data storage and processing.

- Các mạch flip-flop D được thiết kế là các mạch đơn lẻ

- Tiến trình công nghệ transistor được sử dụng để thiết kế là 90nm

- Sử dụng phần mềm Cadence để thiết kế, mô phỏng, tính toán độ trễ và năng lượng tiêu thụ của các mạch flip-flop D.

SƠ ĐỒ KHỐI HỆ THỐNG

Hình 3.1: Sơ đồ khối mạch flip-flop D dạng chủ-tớ sử dụng mạch chốt D

 Hoạt động của các khối:

Khối tín hiệu vào bao gồm các tín hiệu số được tạo ra từ máy phát điện, thiết bị điện tử số và quá trình điều chế tín hiệu Những tín hiệu này có thể được biểu diễn dưới dạng tín hiệu số liên tục hoặc tín hiệu số rời rạc.

Khối mạch chốt D-Master là một thành phần quan trọng trong các mạch điện tử, bao gồm các linh kiện được kết nối hợp lý để tạo ra mạch chốt D Mạch này tiếp nhận tín hiệu đầu vào đầu tiên mỗi khi có tín hiệu xung đồng hồ, vì vậy nó được gọi là khối chủ (Master).

Khối mạch chốt D-Slave, giống như khối chủ, bao gồm các thành phần điện tử được kết nối hợp lý, tạo thành một mạch chốt hoàn chỉnh.

D, do mạch chốt D này tiếp nhận tín hiệu từ khối chủ mỗi khi có đáp ứng mức tín hiệu xung đồng hồ nên được gọi là khối tớ (Slave)

- Khối tín hiệu ra: khối này bao gồm các thành phần như mạch điện tử, tải…

THIẾT KẾ CHI TIẾT KHỐI

3.3.1 Flip – flop D tích cực đơn biên

Flip-flop D tích cực đơn biên (SET D-FF) có thể được thiết kế từ các cổng logic NAND hoặc NOR, nhưng việc này sẽ tiêu tốn nhiều diện tích mạch và không tối ưu hiệu năng Thay vào đó, người thực hiện có thể sử dụng cổng logic NOT kết hợp với chức năng truyền của transistor để cải thiện thiết kế.

Flip-flop D tích cực đơn biên cạnh lên, như hình 3.2, được hình thành bằng cách kết nối mạch chốt D mức logic thấp với mạch chốt D mức logic cao Mạch chốt D như hình 3.2a thực hiện việc chốt tín hiệu vào khi nhận tín hiệu xung đồng hồ ở mức thấp (CLK = 0) Trong khi đó, mạch chốt D như hình 3.2b đảm nhiệm việc truyền tín hiệu đến ngõ ra khi có tín hiệu xung đồng hồ ở mức cao.

Khi tín hiệu CLK trở về 0, mạch chốt D sẽ giữ cho tín hiệu đầu ra không thay đổi cho đến khi có tín hiệu CLK = 1 tiếp theo Chức năng SET và RESET của flip-flop đều hoạt động ở mức cao, với SET = 1 hoặc RESET = 1 Khi tín hiệu SET hoặc RESET được kích hoạt, cả hai mạch chốt sẽ được tác động để đảm bảo tín hiệu đầu ra luôn chính xác.

Thay vì sử dụng cổng truyền, việc áp dụng transistor pass giúp tiết kiệm số lượng transistor, công suất và diện tích mạch Trong hình 3.2, cặp transistor Q1-Q2 và Q3-Q4 thực hiện chức năng đặt và xóa cho flip-flop, trong khi I1, I2, I3 và I4 là các cổng NOT dùng để lưu trữ tín hiệu Các transistor Q5, Q6, Q7 và Q8 có nhiệm vụ điều khiển trạng thái của mạch chốt.

Hình 3.2: Sơ đồ mạch flip-flop D tích cực đơn biên cạnh lên

 Hoạt động của flip-flop D tích cực đơn biên cạnh lên:

Khi CLK = 0, transistor Q5 và Q8 hoạt động ở trạng thái ON vì là pMOS, trong khi Q6 và Q7 ở trạng thái OFF do là nMOS Tín hiệu từ D sẽ vào mạch chốt chủ và được giữ tại transistor Q6, dẫn đến tín hiệu ngõ ra Q/QB phản ánh tín hiệu hiện tại trong mạch chốt.

Khi CLK = 1, transistor Q5 và Q8 tắt, trong khi Q6 và Q7 bật Mạch chốt chủ không nhận tín hiệu từ D, và tín hiệu đã được lưu trữ trước đó tại transistor Q6 sẽ đi qua mạch chốt, cập nhật giá trị cho Q/QB.

- Khi SET = 1: transistor Q2 và Q4 trong trạng thái ON, mức tín hiệu logic 1 sẽ được truyền vào 2 mạch chốt D

- Khi RST = 1: transistor Q1 và Q3 trong trạng thái OFF, mức tín hiệu logic 0 sẽ được truyền vào 2 mạch chốt D

- Quá trình trên sẽ được lặp lại khi có đáp ứng tín hiệu xung đồng hồ tiếp theo

Bảng 3.1: Bảng trạng thái flip-flop D tích cực đơn biên cạnh lên

CLK RST SET D Chủ Tớ Qn+1 QBn+1

Theo như hình 3.3 có thể nhận thấy trong khoảng thời gian SET = 1 thì Q = 0 và

Khi tín hiệu RST = 1, QB = 1 và Q = 1, trong khi khi cả hai tín hiệu SET và RST đều ở mức thấp, tín hiệu Q sẽ thay đổi theo tín hiệu Data với mỗi xung đồng hồ Nếu tín hiệu SET và RST cùng ở mức cao, ngõ ra Q sẽ là 1 và QB sẽ là 0 Các vị trí V1, V2, V3 và V4 đại diện cho các thời điểm có đáp ứng xung đồng hồ cạnh lên.

- Tại V1: Data = 1 dẫn đến Q = 1, QB = 0 và Q giữ nguyên trạng thái cho đến V2

- Tại V4: Data = 0 dẫn đến Q = 0, QB = 1 và Q giữ nguyên trạng thái cho đến đáp ứng tín hiệu xung đồng hồ tiếp theo

Hình 3.3: Biểu diễn trên miền thời gian 3.3.2 Flip – flop D tích cực hai biên

Flip-flop D tích cực hai biên (DET D-FF) được phát triển từ mạch chốt D giống như flip-flop D tích cực đơn biên, nhưng khác biệt ở chỗ nó hoạt động tại cả hai cạnh lên và xuống của xung đồng hồ Điều này có nghĩa là không tồn tại khối chủ và khối tớ, và tại mỗi thời điểm đáp ứng xung đồng hồ, giá trị ngõ ra tương ứng sẽ được thu nhận.

Flip-flop D tích cực hai biên được tạo ra bằng cách ghép nối tiếp hai mạch chốt D và điều khiển qua các transistor Để đảm bảo chỉ một mạch chốt cập nhật giá trị tại mỗi thời điểm có tín hiệu xung đồng hồ, người thực hiện sử dụng thêm một transistor Chức năng đặt (SET) và xóa (RESET) của flip-flop đều ở mức cao, với SET = 1 hoặc RESET = 1, giúp đảm bảo tín hiệu tại ngõ ra không bị sai khi có tín hiệu SET hoặc RESET tác động vào cả hai mạch chốt.

Hình 3.4: Sơ đồ mạch flip-flop D tích cực hai biên

Hình 3.5: Mạch chức năng đặt và xóa của flip-flop D tích cực hai biên

Trong hình 3.4, các cổng NOT I1, I2, I3 và I4 có nhiệm vụ lưu trữ tín hiệu, trong khi cổng NOT I5 được sử dụng để lấy tín hiệu QB Các transistor Q5, Q6, Q7, Q8, Q9 và Q10 đảm nhiệm vai trò điều khiển trạng thái mạch chốt Hình 3.5 minh họa cặp transistor Q1-Q2 và Q3-Q4, được sử dụng để thực hiện chức năng đặt và xóa cho flip-flop.

 Hoạt động của flip-flop D tích cực hai biên:

Bảng 3.2: Bảng trạng thái flip-flop D tích cực hai biên

CLK RST SET D Qn+1 QBn+1

Khi CLK = 0, các transistor Q5, Q9 và Q10 hoạt động ở trạng thái ON vì là pMOS, trong khi Q6, Q7 và Q8 ở trạng thái OFF do là nMOS Tín hiệu từ D sẽ đi vào mạch chốt đầu tiên và được ghi lại tại transistor Q6, dẫn đến tín hiệu ngõ ra Q/QB phản ánh tín hiệu hiện tại trong mạch chốt thứ hai.

Khi CLK = 1, transistor Q5, Q9 và Q10 ở trạng thái OFF, trong khi Q6, Q7 và Q8 ở trạng thái ON Mạch chốt đầu tiên không nhận tín hiệu từ D, và tín hiệu đã được chốt tại Q6 sẽ được truyền qua Q7 để cập nhật giá trị cho Q/QB Đồng thời, tín hiệu từ D đi qua Q8 vào mạch chốt thứ hai và được chốt tại Q9 Khi có xung đồng hồ cạnh xuống, mạch chốt thứ hai sẽ đẩy giá trị cập nhật ra Q/QB, và mạch chốt đầu tiên sẽ lại nhận tín hiệu từ D.

- Khi SET = 1: transistor Q2 và Q4 trong trạng thái ON, mức tín hiệu logic 1 sẽ được truyền vào 2 mạch chốt D

- Khi RST = 1: transistor Q1 và Q3 trong trạng thái OFF, mức tín hiệu logic 0 sẽ được truyền vào 2 mạch chốt D

- Quá trình trên sẽ được lặp lại khi có đáp ứng tín hiệu xung đồng hồ tiếp theo

Hình 3.6: Biểu diễn trên miền thời gian Theo như hình 3.6 có thể nhận thấy trong khoảng thời gian SET = 1 thì Q = 0 và

Trong mạch điện, khi QB = 1 và RST = 1, thì Q = 1 và QB = 0 Khi cả tín hiệu SET và RST đều ở mức thấp, tín hiệu Q sẽ thay đổi theo tín hiệu Data mỗi khi có xung đồng hồ Nếu cả hai tín hiệu SET và RST đều ở mức cao, tín hiệu ngõ ra sẽ là Q = 1 và QB = 0 Các vị trí từ V1 đến V9 đánh dấu thời điểm có đáp ứng xung đồng hồ ở cả cạnh lên và cạnh xuống.

- Tại V1: vẫn còn ảnh hưởng của tín hiệu SET = 1 nên ngõ ra Q = 1 và QB = 0

- Tại V9: Data = 0 dẫn đến Q = 0, QB = 1 và Q giữ nguyên trạng thái cho đến đáp ứng xung đồng hồ tiếp theo

3.3.3 Flip – flop D tích cực xung đơn pha

Flip-flop D tích cực xung đơn pha (TSPC-DFF) là một dạng đặc biệt của flip-flop D tích cực đơn biên, cho phép sử dụng mạch chốt để tạo cổng logic Cấu trúc của flip-flop này gồm ba tầng nối tiếp: tầng chặn n (n-block), tầng chặn p (p-block) và tầng nạp (precharge), tất cả đều được điều khiển bởi xung đồng hồ giống nhau.

Hình 3.7: Sơ đồ mạch flip-flop D tích cực xung đơn pha cạnh lên

Hình 3.8 mô tả mạch chức năng đặt/xóa và lấy tín hiệu ngõ ra của flip-flop D tích cực xung đơn pha Trong hình 3.7, các tầng p-block, precharge và n-block hoạt động như các cổng logic NOT, được điều khiển bởi trạng thái bật/tắt của transistor theo tín hiệu xung đồng hồ Tầng đầu tiên được điều khiển bởi transistor pMOS, trong khi tầng thứ hai và thứ ba do transistor nMOS điều khiển Tín hiệu từ N được truyền đến transistor Q10, như trong hình 3.8, với Q10 hoạt động như một công tắc để ngăn chặn tín hiệu từ D đến ngõ ra khi RST = 1.

 Hoạt động của flip-flop D tích cực xung đơn pha cạnh lên:

FLIP-FLOP D TÍCH CỰC ĐƠN BIÊN

Flip-flop D tích cực đơn biên cạnh được thiết kế trên Cadence, bao gồm mạch chốt chủ và mạch chốt tớ, như thể hiện trong hình 4.1 Mạch chức năng để đặt và xóa cũng được thiết kế, được mô tả trong hình 4.2.

Bảng 4.1: Bảng thông số các thành phần được sử dụng để thiết kế flip-flop D tích cực đơn biên cạnh lên

Bảng thông số kỹ thuật của các loại transistor bao gồm nMOS NM6 và NM7 với kích thước 120 nm x 120 nm, có điện áp ngưỡng là 0,2 V và điện áp cung cấp tối đa là 1 V Trong khi đó, pMOS PM3 và PM4 có kích thước 100 nm x 200 nm, cũng với điện áp ngưỡng 0,2 V và điện áp cung cấp tối đa 1 V.

Mạch chốt D chủ được thiết kế bằng cách kết nối hai cổng NOT I0 và I1, điều khiển bởi tín hiệu xung đồng hồ qua các transistor PM3 và NM6 Tín hiệu SET_RST_1 xác định trạng thái đặt hoặc xóa của mạch chốt chủ, trong khi tín hiệu N được truyền đến ngõ vào của mạch chốt tớ Mạch chốt D tớ cũng được thiết kế bằng cách nối hai cổng NOT I2 và I3, điều khiển bởi tín hiệu xung đồng hồ qua các transistor PM4 và NM7 Tín hiệu SET_RST_2 thực hiện chức năng tương tự cho mạch chốt tớ, với tín hiệu QB lấy từ ngõ ra cổng NOT I2 và tín hiệu Q từ ngõ ra cổng NOT I3.

41 Hình 4.1: Sơ đồ mạch flip-flop D tích cực đơn biên cạnh lên

Hình 4.2: Sơ đồ mạch tạo tín hiệu đặt và xóa

Hình 4.3: Đóng gói của flip-flop D tích cực đơn biên cạnh lên

Hình 4.3 minh họa flip-flop D tích cực đơn biên cạnh lên, với các ngõ vào xung đồng hồ (CLK), tín hiệu cần truyền (D), tín hiệu xóa (RST) và tín hiệu đặt (SET) ở phía bên trái Phía bên phải hiển thị các ngõ ra của mạch Q và Q đảo (QB) Vị trí nối nguồn cung cấp (VDD) nằm ở phía trên, trong khi vị trí nối đất (GND) ở phía dưới.

Thiết lập các thông số của các thành phần cần thiết để mô phỏng bao gồm:

- Nguồn VDD: nguồn điện một chiều có điện áp vdc = 1 V

- Tín hiệu cần truyền D: tín hiệu xung vuông có biên độ 1 V, chu kì 22 ns, thời gian cạnh lên và cạnh xuống của xung là 100 ps

- Tín hiệu xung đồng hồ CLK: tín hiệu xung vuông có biên độ là 1 V, chu kỳ 36 ns, thời gian cạnh lên và cạnh xuống của xung là 100 ps

- Tín hiệu xóa RST: tín hiệu xung vuông có biên độ là 1 V, chu kỳ 360 ns, thời gian cạnh lên và cạnh xuống của xung là 100 ps

- Tín hiệu đặt SET: tín hiệu xung vuông có biên độ là 1 V, chu kỳ 500 ns, độ trễ 30 ns, thời gian cạnh lên và cạnh xuống của xung là 100 ps

Thiết lập môi trường mô phỏng quá độ với thời gian từ 0 s đến 200 ns, đạt độ chính xác vừa phải Flip-flop D tích cực đơn biên cạnh lên được mô phỏng đơn lẻ, với kết quả tín hiệu mô phỏng được thể hiện trong hình 4.4.

Hình 4.4: Kết quả mô phỏng tín hiệu khi bị tác động bởi tín hiệu đặt

Hình 4.4 minh họa tác động của tín hiệu đặt đến flip-flop D, trong khoảng thời gian từ 0 s đến 30 ns, tín hiệu đặt set ở mức cao khiến ngõ ra q đạt mức logic 1, trong khi ngõ ra đảo qb bị xóa xuống mức logic 0.

Hình 4.5: Kết quả mô phỏng tín hiệu khi bị tác động bởi tín hiệu xóa

Hình 4.5 minh họa ảnh hưởng của tín hiệu xóa đến flip-flop D Trong khoảng thời gian từ 180 ns đến 200 ns, tín hiệu xóa rst ở mức cao đã khiến ngõ ra q giảm xuống mức logic 0, trong khi ngõ ra đảo qb được đặt lên mức logic 1.

Hình 4.6: Kết quả mô phỏng khi tín hiệu đặt và xóa tích cực cùng một lúc

Trong trường hợp tín hiệu đặt và xóa đều tích cực, tại điểm V1, tín hiệu clk dẫn đến ngõ ra q chuyển từ mức logic 1 xuống mức logic 0 do tín hiệu ngõ vào in đang ở mức logic 0 Tại điểm V2, cả tín hiệu đặt và xóa đều ở mức logic 1, khiến tín hiệu ngõ ra q giữ nguyên trạng thái mức logic 0, trong khi tín hiệu ngõ ra đảo qb vẫn giữ ở mức logic 1.

Hình 4.7 trình bày kết quả mô phỏng tín hiệu khi không có sự tác động của tín hiệu đặt và tín hiệu xóa Trong hình, các thời điểm mô phỏng tương ứng với tín hiệu xung đồng hồ tích cực cạnh lên là V3, V4 và V5, với các giá trị lần lượt là 54 ns, 90 ns và 126 ns.

- Tại V3: tín hiệu ngõ vào in ở mức logic 0, dẫn đến ngõ ra q thay đổi từ mức logic

1 xuống mức logic 0 và qb thay đổi từ mức logic 0 lên mức logic 1

- Tại V4: tín hiệu ngõ vào in vẫn ở mức logic 0, tín hiệu q và qb không đổi

0 lên mức logic 1 và qb thay đổi từ mức logic 1 xuống mức logic 0

Trong hình 4.8, V1 và V2 biểu thị các thời điểm mô phỏng là 11 ns và 187 ns Khoảng thời gian từ 0 s đến 11 ns và từ 187 ns đến 200 ns cho thấy sự tác động của tín hiệu đặt và xóa, dẫn đến cường độ dòng điện Id tăng cao và duy trì giá trị gần như không đổi.

Cường độ dòng điện Id chỉ thay đổi giá trị khi tín hiệu ngõ vào in và tín hiệu xung đồng hồ clk thay đổi trạng thái, với thời gian 187 ns.

Kết quả mô phỏng cường độ dòng điện và công suất của mạch khi có tín hiệu đặt và tín hiệu xóa được trình bày trong Hình 4.8 Công suất tổng trung bình đo được từ kết quả mô phỏng này cho thấy sự biến đổi rõ rệt trong hoạt động của mạch.

Công suất tổng Ptotal đạt 6,035 àW, trong khi công suất động trung bình Pdynamic là 2,708 àW và công suất tĩnh trung bình Pstatic là 3,327 àW Trong trường hợp mô phỏng không có tác động của điện áp cao từ tín hiệu đặt và xóa, như được thể hiện trong hình 4.9.

Khi không có tín hiệu đặt và tín hiệu xóa, công suất đo được sẽ thấp hơn so với khi có tác động của các tín hiệu này Cụ thể, công suất tổng trung bình (Ptotal) là 0,853 àW, trong khi công suất động trung bình (Pdynamic) đạt 0,832 àW Do đó, công suất tĩnh trung bình (Pstatic) được tính bằng cách lấy Ptotal trừ Pdynamic, cho kết quả là 0,021 àW.

Kết quả mô phỏng cường độ dòng điện và công suất của mạch khi không có tín hiệu đặt và tín hiệu xóa được trình bày trong hình 4.9 Độ trễ giữa tín hiệu ngõ ra và tín hiệu xung đồng hồ Tclk-to-q được thể hiện trong hình 4.10 và hình 4.11, với độ trễ cạnh xuống tpdf = 59,72 ps và độ trễ cạnh lên tpdr = 75,75 ps Độ trễ trung bình tpd được tính toán là (tpdr + tpdf)/2 = 67,74 ps.

FLIP-FLOP D TÍCH CỰC HAI BIÊN

Flip-flop D tích cực hai biên cạnh được thiết kế trên Cadence với hai mạch chốt: một mạch chốt truyền tín hiệu khi có xung đồng hồ cạnh lên và một mạch chốt khác truyền tín hiệu khi có xung đồng hồ cạnh xuống Mạch chức năng đặt và xóa được thể hiện trong hình 4.23.

Bảng 4.2: Bảng thông số các thành phần được sử dụng để thiết kế flip-flop D tích cực hai biên

Các thành phần nMOS và pMOS có kích thước và thông số điện áp như sau: nMOS NM0, NM2, NM3 đều có chiều dài và chiều rộng 120 nm, với điện áp ngưỡng 0,2 V và điện áp cung cấp tối đa 1 V Trong khi đó, pMOS PM0, PM1, PM2 có chiều dài 100 nm và chiều rộng 200 nm, cũng với điện áp ngưỡng 0,2 V và điện áp cung cấp tối đa 1 V.

Mạch chốt D tích cực cạnh lên được thiết kế bằng cách nối hai cổng NOT I0, I1 và điều khiển bởi tín hiệu xung đồng hồ qua các transistor PM0 và NM0 Tín hiệu SET_RST_1 xác định trạng thái đặt hoặc xóa của mạch chốt, với tín hiệu ngõ ra Q nhận qua transistor NM3 khi có tín hiệu xung đồng hồ mức logic 1 Ngược lại, mạch chốt D tích cực cạnh xuống được thiết kế bằng cách nối hai cổng NOT I2, I3 và điều khiển bởi tín hiệu xung đồng hồ qua các transistor PM1 và NM2 Tín hiệu SET_RST_2 cũng xác định trạng thái đặt hoặc xóa, và tín hiệu ngõ ra Q được nhận qua transistor PM2 khi có tín hiệu xung đồng hồ mức logic 0 Tín hiệu ngõ ra đảo QB được tạo ra bằng cách đưa tín hiệu Q qua cổng NOT I4.

57 Hình 4.22: Sơ đồ mạch flip-flop D tích cực hai biên

Mạch tạo tín hiệu đặt và tín hiệu xóa được mô tả trong Hình 4.23 Hình 4.24 trình bày flip-flop D tích cực đơn biên cạnh lên, với các ngõ vào bao gồm xung đồng hồ (CLK), tín hiệu cần truyền (D), tín hiệu xóa (RST) và tín hiệu đặt (SET) ở phía bên trái Các ngõ ra của mạch là Q và Q đảo (QB) nằm ở phía bên phải Vị trí nối nguồn cung cấp (VDD) được đặt ở phía trên, trong khi vị trí nối đất (GND) nằm ở phía dưới.

Hình 4.24: Đóng gói của flip-flop D tích cực hai biên Thiết lập các thông số của các thành phần cần thiết để mô phỏng bao gồm:

Thiết lập môi trường mô phỏng quá độ với thời gian từ 0 s đến 200 ns, đạt độ chính xác vừa phải Kết quả mô phỏng tín hiệu được trình bày trong hình 4.25.

Hình 4.25 minh họa tác động của tín hiệu đặt đến flip-flop D Trong khoảng thời gian từ 0 s đến 30 ns, tín hiệu đặt set ở mức cao làm cho ngõ ra q đạt mức logic 1, trong khi ngõ ra đảo qb bị xóa về mức logic 0.

Hình 4.26 minh họa ảnh hưởng của tín hiệu xóa đến flip-flop D Trong khoảng thời gian từ 180 ns đến 200 ns, tín hiệu xóa rst ở mức cao tác động, dẫn đến ngõ ra q bị xóa về mức logic 0, trong khi ngõ ra đảo qb đạt mức logic 1.

Hình 4.27: Kết quả mô phỏng tín hiệu khi bị tác động bởi tín hiệu đặt và tín hiệu xóa cùng lúc

Trong trường hợp tín hiệu đặt và xóa đều tích cực, tại điểm V1, tín hiệu clk tích cực làm cho ngõ ra q chuyển từ mức logic 1 xuống mức logic 0 do tín hiệu ngõ vào in đang ở mức logic 0 Tại điểm V2, khi cả tín hiệu đặt và xóa đều ở mức logic 1, ngõ ra q vẫn giữ nguyên trạng thái mức logic 0, trong khi ngõ ra đảo qb vẫn duy trì trạng thái mức logic 1.

Trong hình 4.28, các điểm V1 đến V7 thể hiện các thời điểm mô phỏng, với tín hiệu xung đồng hồ tích cực cạnh biên lần lượt là 54 ns, 90 ns, 108 ns, 126 ns, 144 ns và 162 ns.

Hình 4.28: Kết quả mô phỏng tín hiệu khi không có sự tác động của tín hiệu đặt và tín hiệu xóa

Trong hình 4.29, các điểm V1, V2, V3 và V4 tương ứng với các thời điểm mô phỏng là 11 ns, 22 ns, 30 ns và 187 ns Khoảng thời gian từ 0 s đến 11 ns, từ 22 ns đến 30 ns và từ 187 ns đến 200 ns cho thấy sự tác động của tín hiệu đặt và xóa, làm cường độ dòng điện Id tăng cao và giữ gần như ổn định Ngược lại, từ 30 ns đến 187 ns, cường độ dòng điện Id chỉ thay đổi khi tín hiệu ngõ vào in và tín hiệu xung đồng hồ clk thay đổi trạng thái.

Cụng suất tổng trung bỡnh trong trường hợp này Ptotal = 8,196 àW, cụng suất động trung bỡnh Pdynamic = 4,819 àW, cụng suất tĩnh trung bỡnh Pstatic = 3,377 àW

Hình 4.29: Kết quả mô phỏng cường độ dòng điện và công suất của mạch khi có tín hiệu đặt và xóa

Hình 4.30 minh họa kết quả mô phỏng cường độ dòng điện và công suất của mạch khi không có tín hiệu đặt (set) và tín hiệu xóa (rst) Trong trường hợp này, công suất trung bình Ptotal đạt 0,799 µW, cho thấy tình trạng hoạt động của mạch khi không có tác động của điện áp cao từ các tín hiệu điều khiển.

Công suất động Pdynamic đạt 0,762 àW, trong khi công suất tĩnh Pstatic trung bình là 0,037 àW Độ trễ giữa tín hiệu ngõ ra và tín hiệu xung đồng hồ Tclk-to-q được minh họa trong hình 4.31 và hình 4.32, với độ trễ cạnh xuống tpdf là 25,01 ps và độ trễ cạnh lên tpdr là 42,24 ps Độ trễ trung bình tpd được tính là (tpdr + tpdf)/2 = 33,63 ps.

Hình 4.31 thể hiện độ trễ của ngõ ra q khi có đáp ứng tín hiệu xung đồng hồ clk cạnh lên Tín hiệu clk bắt đầu thay đổi trạng thái từ 54 ns, với thời gian cạnh lên là 100 ps Trong khoảng thời gian từ khi cạnh lên của tín hiệu xung đồng hồ vượt qua 50% giá trị độ lớn tại điểm M3 cho đến khi cạnh xuống của tín hiệu ngõ ra vượt qua 50% giá trị tại điểm M4, giá trị dx = 25,01 ps cho thấy khoảng thời gian chênh lệch.

Độ trễ cạnh xuống giữa điểm M3 và M4 là 64, với khoảng chênh lệch điện áp giữa hai điểm này là dy = 544,07 àV Ngoài ra, tốc độ biến thiên của điện áp theo thời gian giữa M3 và M4 được xác định là s = 21,75 MV/s.

Hình 4.31 minh họa độ trễ cạnh xuống tpdf của ngõ ra q, trong khi Hình 4.32 thể hiện độ trễ của ngõ ra q khi có đáp ứng tín hiệu xung đồng hồ clk tại cạnh lên Tín hiệu clk bắt đầu thay đổi trạng thái từ thời điểm 18 ns, với thời gian cạnh lên là 100 ps Chúng ta xem xét khoảng thời gian từ lúc cạnh lên của tín hiệu xung đồng hồ vượt qua 50% giá trị độ lớn tại điểm M1 cho đến thời điểm cạnh lên của tín hiệu ngõ ra vượt qua.

FLIP-FLOP D TÍCH CỰC XUNG ĐƠN PHA

Flip-flop D tích cực xung đơn pha cạnh lên được thiết kế trên Cadence, bao gồm ba tầng nối tiếp: tầng chặn p (p-block), tầng nạp (precharge) và tầng chặn n (n-block) Mỗi tầng được điều khiển bởi xung đồng hồ giống nhau, đảm bảo hoạt động đồng bộ và hiệu quả trong mạch số.

Bảng 4.3: Bảng thông số các thành phần được sử dụng để thiết kế flip-flop D tích cực hai biên

Bảng thông số kỹ thuật của các thành phần nMOS và pMOS bao gồm chiều dài và chiều rộng lần lượt là 100 nm và 200 nm cho các nMOS NM0, NM1, NM2, NM20, cũng như pMOS PM0, PM1, PM13 Các nMOS NM7 và NM21 có chiều dài 120 nm và chiều rộng 120 nm, trong khi nMOS NM24 cũng có kích thước tương tự Đối với pMOS, PM8 và PM9 có chiều dài 100 nm và chiều rộng 400 nm Tất cả các thành phần này đều có điện áp ngưỡng là 0,2 V và điện áp cung cấp tối đa là 1 V.

Tầng p-block trong hình 4.43 hoạt động như một cổng NOT, được điều khiển bởi transistor pMOS PM8 Tầng precharge cũng là một cổng NOT, nhưng được điều khiển bởi transistor nMOS NM2 Tầng n-block tương tự, là một cổng NOT được điều khiển bởi transistor nMOS NM0 Tín hiệu cuối cùng được truyền đến ngõ ra Q thông qua transistor PM13.

73 Hình 4.43: Sơ đồ mạch của flip-flop D tích cực xung đơn pha cạnh lên

Hình 4.44 minh họa flip-flop D tích cực xung đơn pha cạnh lên, với các ngõ vào bao gồm xung đồng hồ (CLK), tín hiệu cần truyền (D), xóa (RST) và đặt (SET) ở phía bên trái Phía bên phải hiển thị các ngõ ra của mạch Q và Q đảo (QB), trong khi vị trí nối nguồn cung cấp (VDD) nằm ở phía trên và vị trí nối đất (GND) ở phía dưới.

Hình 4.44: Đóng gói của flip-flop D tích cực xung đơn pha cạnh lên

Thiết lập môi trường mô phỏng quá độ với thời gian từ 0 giây đến 200 nan giây, đạt độ chính xác vừa phải Kết quả của mô phỏng tín hiệu sẽ được trình bày như trong hình 4.45.

Hình 4.45 thể hiện ảnh hưởng của tín hiệu đặt đến flip-flop D Trong khoảng thời gian từ 0 s đến 30 ns, tín hiệu đặt set ở mức cao làm cho ngõ ra q đạt mức logic 1, trong khi ngõ ra qb giảm xuống mức logic 0.

Tín hiệu xóa rst có tác động mạnh đến flip-flop D, như mô tả trong Hình 4.46 Trong khoảng thời gian từ 180 ns đến 200 ns, khi tín hiệu xóa ở mức cao, ngõ ra q sẽ bị xóa về mức logic 0, trong khi qb được đặt lên mức logic 1.

Trong hình 4.47, các điểm V1, V2, V3 và V4 thể hiện các thời điểm mô phỏng khi tín hiệu xung đồng hồ tích cực cạnh lên, tương ứng với các giá trị 54 ns, 90 ns, 126 ns và 162 ns.

Hình 4.48 minh họa kết quả mô phỏng tín hiệu khi cùng lúc bị tác động bởi tín hiệu đặt và tín hiệu xóa Trong trường hợp cả hai tín hiệu đều tích cực, tại điểm V1, tín hiệu clk tích cực dẫn đến sự chuyển trạng thái của ngõ ra q.

Khi tín hiệu ngõ vào ở mức logic 0, 78 thái từ chuyển từ mức logic 1 xuống mức logic 0 Tại điểm V2, cả tín hiệu đặt và xóa đều ở mức logic 1, khiến tín hiệu ngõ ra q chuyển từ mức logic 0 lên mức logic 1, trong khi tín hiệu ngõ ra đảo qb chuyển từ mức logic 1 xuống mức logic 0.

Hình 4.49 thể hiện kết quả mô phỏng cường độ dòng điện và công suất của mạch khi có tín hiệu đặt và xóa Trong khoảng thời gian từ 0 ns đến 200 ns, cường độ dòng điện Id chỉ thay đổi khi tín hiệu ngõ vào in và tín hiệu xung đồng hồ clk thay đổi trạng thái Công suất tổng trung bình được mô phỏng và tính toán cho thấy sự ổn định trong hoạt động của mạch.

Công suất tổng Ptotal đạt 0,421 àW, trong khi công suất động trung bình Pdynamic là 0,420 àW và công suất tĩnh trung bình Pstatic chỉ đạt 0,001 àW Trong trường hợp mô phỏng không có tác động của điện áp cao từ tín hiệu đặt set và tín hiệu xóa rst, như thể hiện trong hình 4.50.

Công suất trung bình trong trường hợp không có tín hiệu đặt và tín hiệu xóa

Ptotal = 0,710 àW, cụng suất động trung bỡnh Pdynamic = 0,709 àW, cụng suất tĩnh trung bỡnh Pstatic = 0,001 àW

Độ trễ giữa tín hiệu ngõ ra và tín hiệu xung đồng hồ Tclk-to-q được thể hiện qua hình 4.55 và hình 4.56, với độ trễ cạnh xuống tpdf là 65,90 ps và độ trễ cạnh lên tpdr là 61,76 ps Tính toán độ trễ trung bình tpd cho thấy giá trị là 63,83 ps, được xác định bằng công thức tpd = (tpdr + tpdf)/2.

Hình 4.50: Kết quả mô phỏng cường độ dòng điện và công suất của mạch khi không có tín hiệu đặt và xóa

Hình 4.51: Độ trễ cạnh xuống tpdf của ngõ ra q

Hình 4.51 mô tả độ trễ của ngõ ra q khi có đáp ứng tín hiệu xung đồng hồ clk cạnh lên, bắt đầu thay đổi trạng thái từ 54 ns với thời gian cạnh lên là 100 ps Khoảng thời gian từ lúc cạnh lên của tín hiệu xung đồng hồ vượt qua 50% giá trị độ lớn tại điểm M1 đến khi cạnh xuống của tín hiệu ngõ ra vượt qua 50% giá trị tại điểm M2 là 65,90 ps, được gọi là độ trễ cạnh xuống Sự chênh lệch giá trị điện áp giữa M1 và M2 là 462,36 µV, trong khi chênh lệch tốc độ biến thiên điện áp theo thời gian giữa hai điểm này là 7,02 MV/s.

Hình 4.52 minh họa độ trễ cạnh lên của ngõ ra q khi có tín hiệu xung đồng hồ clk Tín hiệu clk bắt đầu thay đổi trạng thái tại thời điểm 18 ns, với thời gian cạnh lên là 100 ps Khoảng thời gian từ khi cạnh lên của tín hiệu xung đồng hồ vượt 50% giá trị độ lớn tại điểm M3 đến khi cạnh lên của tín hiệu ngõ ra vượt 50% giá trị tại điểm M4 là dx = 61,76 ps, thể hiện độ trễ cạnh lên Khoảng chênh lệch này phản ánh giá trị điện của tín hiệu.

FLIP-FLOP D ĐỒNG HỒ CMOS

Flip-flop D đồng hồ CMOS tích cực được thiết kế trên Cadence bao gồm hai tầng: tầng đầu tiên là mạch chốt D chủ và tầng thứ hai là mạch chốt D tớ, như thể hiện trong hình 4.63.

Bảng 4.4: Bảng thông số các thành phần được sử dụng để thiết kế flip-flop D đồng hồ CMOS tích cực xung đồng hồ cạnh lên

Bài viết này trình bày thông tin về các thành phần nMOS và pMOS, bao gồm chiều dài, chiều rộng, điện áp ngưỡng và điện áp cung cấp tối đa Các thành phần nMOS như NM0, NM1, NM2, NM3 có chiều dài 100 nm, chiều rộng 200 nm, với điện áp ngưỡng 0,2 V và điện áp cung cấp tối đa 1 V Trong khi đó, nMOS NM10 và NM11 có chiều dài 120 nm và chiều rộng 120 nm, vẫn giữ điện áp ngưỡng 0,2 V và điện áp cung cấp tối đa 1 V Đối với các thành phần pMOS, PM0, PM1, PM2, PM3 có chiều dài 100 nm, chiều rộng 400 nm, với điện áp ngưỡng 0,2 V và điện áp cung cấp tối đa 1 V Cuối cùng, pMOS PM10 có chiều dài 100 nm và chiều rộng 200 nm, cũng với điện áp ngưỡng 0,2 V và điện áp cung cấp tối đa 1 V.

Trong hình 4.63, flip-flop D đồng hồ CMOS gồm hai tầng mạch chốt D Tầng đầu tiên, mạch chốt chủ, được cấu tạo từ bốn transistor, trong đó hai transistor PM0 và NM0 được điều khiển bởi tín hiệu ngõ vào D, còn hai transistor PM1 và NM1 được điều khiển bởi tín hiệu xung đồng hồ Tầng thứ hai, mạch chốt tớ, cũng có cấu trúc tương tự, nhưng tín hiệu điều khiển cho hai transistor PM2 và NM2 là tín hiệu ngõ ra của mạch chốt chủ Cuối cùng, tín hiệu sẽ được truyền đến ngõ ra thông qua transistor PM10.

89 Hình 4.63: Sơ đồ mạch của flip-flop D đồng hồ CMOS tích cực cạnh lên

Tín hiệu xung đồng hồ đảo được tạo thông qua một cổng NOT I1 như hình 4.64

Mạch tạo tín hiệu xung đồng hồ đảo được minh họa trong Hình 4.64, trong khi Hình 4.65 mô tả flip-flop D đồng hồ CMOS hoạt động tích cực cạnh lên sau khi được đóng gói Ở phía bên trái của mạch là các ngõ vào bao gồm xung đồng hồ (CLK), tín hiệu cần truyền (D), cùng với các tín hiệu xóa (RST) và đặt (SET) Phía bên phải hiển thị các ngõ ra của mạch, bao gồm Q và Q đảo (QB) Nguồn cung cấp (VDD) được kết nối ở phía trên, trong khi vị trí nối đất (GND) nằm ở phía dưới.

Hình 4.65: Đóng gói của flip-flop D đồng hồ CMOS tích cực cạnh lên

Thiết lập môi trường mô phỏng quá độ với thời gian từ 0 s đến 200 ns, đạt độ chính xác vừa phải Kết quả của quá trình mô phỏng tín hiệu sẽ được trình bày trong hình 4.66.

Hình 4.66 minh họa ảnh hưởng của tín hiệu đặt đến flip-flop D Trong khoảng thời gian từ 0 s đến 30 ns, tín hiệu đặt set ở mức cao làm cho ngõ ra q đạt mức logic 1, trong khi ngõ ra đảo qb giảm xuống mức logic 0.

Hình 4.67 minh họa ảnh hưởng của tín hiệu xóa đến flip-flop D Trong khoảng thời gian từ 180 ns đến 200 ns, tín hiệu xóa rst ở mức cao tác động làm ngõ ra q chuyển về mức logic 0, trong khi ngõ ra đảo qb được đặt ở mức logic 1.

Trong hình 4.68, các điểm V1, V2, V3 và V4 biểu thị các thời điểm mô phỏng khi tín hiệu xung đồng hồ tích cực cạnh lên, tương ứng với 54 ns, 90 ns, 126 ns và 162 ns.

Hình 4.69 mô tả kết quả mô phỏng tín hiệu khi tín hiệu đặt và tín hiệu xóa cùng tích cực Tại điểm V1, tín hiệu clk tích cực làm ngõ ra q chuyển từ mức logic 1 xuống mức logic 0 do tín hiệu ngõ vào in đang ở mức logic 0 Tại điểm V2, cả tín hiệu đặt và xóa đều ở mức logic 1, tạo ra sự tương tác giữa chúng.

94 ngõ ra q giữ nguyên trạng thái mức logic 0 và tín hiệu ngõ ra đảo qb giữ nguyên trạng thái từ mức logic 1

Trong hình 4.70, kết quả mô phỏng cho thấy cường độ dòng điện Id chỉ thay đổi khi tín hiệu ngõ vào in và tín hiệu xung đồng hồ clk thay đổi trạng thái trong khoảng thời gian từ 0 ns đến 200 ns Đồng thời, công suất tổng trung bình trong trường hợp này cũng được ghi nhận.

Công suất tổng Ptotal đạt 1,066 àW, trong khi công suất động trung bình Pdynamic là 1,061 àW và công suất tĩnh trung bình Pstatic là 0,005 àW Khi xem xét trường hợp mô phỏng không có tác động của mức điện áp cao từ tín hiệu đặt set và xóa rst, công suất trung bình giảm xuống còn Ptotal = 0,805 àW, với công suất động trung bình Pdynamic là 0,802 àW và công suất tĩnh trung bình Pstatic chỉ còn 0,003 àW.

Kết quả mô phỏng cho thấy cường độ dòng điện và công suất của mạch khi không có tín hiệu đầu vào Độ trễ giữa tín hiệu đầu ra và tín hiệu xung đồng hồ Tclk-to-q được minh họa trong hình 4.71.

4.72 và hình 4.73, với độ trễ cạnh xuống tpdf = 30,64 ps và độ trễ cạnh lên tpdr = 57,53 ps Độ trễ trung bình tpd = (tpdr + tpdf)/2 = 44,09 ps

Hình 4.72: Độ trễ cạnh xuống tpdf của ngõ ra q

Hình 4.72 mô tả độ trễ ngõ ra q khi tín hiệu xung đồng hồ clk có đáp ứng cạnh lên Tín hiệu clk bắt đầu thay đổi từ 54 ns, với thời gian cạnh lên là 100 ps Khoảng thời gian từ khi cạnh lên của tín hiệu xung đồng hồ vượt 50% giá trị M5 đến khi cạnh xuống của ngõ ra vượt 50% giá trị M6 là dx = 30,64 ps, được gọi là độ trễ cạnh xuống Sự chênh lệch điện áp giữa M5 và M6 là dy = 392,63 µV, trong khi tốc độ biến thiên điện áp theo thời gian giữa hai điểm này là s = 12,82 MV/s.

Hình 4.73 thể hiện độ trễ của ngõ ra q khi có đáp ứng với tín hiệu xung đồng hồ clk tại cạnh lên Tín hiệu clk bắt đầu thay đổi trạng thái từ 126 ns, với thời gian cạnh lên là 100 ps Khoảng thời gian được xem xét là từ khi cạnh lên của tín hiệu xung đồng hồ vượt qua 50% giá trị độ lớn tại điểm M7 cho đến thời điểm cạnh lên của tín hiệu ngõ ra cũng vượt qua.

Giá trị độ lớn điểm M8 chiếm 50%, với thời gian chênh lệch giữa M7 và M8 là dx = 57,53 ps, được gọi là độ trễ cạnh xuống Sự chênh lệch điện áp giữa M7 và M8 là dy = 770,07 àV, trong khi tốc độ biến thiên điện áp theo thời gian giữa hai điểm này là s = 12,82 MV/s.

FLIP-LOP D BÁN ĐỘNG

Flip-flop D bán động tích cực cạnh xuống được thiết kế trên Cadence bao gồm hai mạch chốt D theo dạng chủ-tớ Mạch chốt D chủ sử dụng transistor truyền để truyền tín hiệu từ D vào mạch chốt, trong khi mạch chốt D tớ sử dụng cổng truyền nhằm khắc phục nhược điểm của transistor truyền.

Hình 4.84: Sơ đồ mạch flip-flop D bán động tích cực cạnh xuống

Bảng 4.5: Bảng thông số các thành phần được sử dụng để thiết kế flip-flop D bán động tích cực xung đồng hồ cạnh xuống

Bài viết trình bày thông tin về các thành phần nMOS và pMOS, bao gồm chiều dài, chiều rộng, điện áp ngưỡng và điện áp cung cấp tối đa Cụ thể, nMOS NM1 và NM2 có kích thước 120 nm x 120 nm, với điện áp ngưỡng 0,2 V và điện áp cung cấp tối đa 1 V Trong khi đó, các pMOS PM1 đến PM5 đều có kích thước 100 nm x 200 nm, với điện áp ngưỡng 0,2 V và điện áp cung cấp tối đa 1 V.

Mạch chốt D trong hình 4.84 bao gồm một cổng logic NOT và hai transistor PM2, PM4, trong đó PM2 và PM4 là thành phần động có chức năng hồi tiếp Hai transistor PM1 và PM3 luôn ở trạng thái ON nhằm giảm điện dung chuyển mạch Tín hiệu xung đồng hồ CLK đảo được lấy từ mạch tạo tín hiệu như trong hình 4.85, trong khi tín hiệu đặt và xóa SET_RST được nối trực tiếp với QB và được tạo ra như hình 4.86.

Hình 4.85: Mạch tạo xung đồng hồ đảo

Mạch tạo tín hiệu đặt và xóa được mô tả trong hình 4.86, trong khi hình 4.87 thể hiện flip-flop D bán động tích cực cạnh xuống sau khi được đóng gói Phía bên trái của mạch bao gồm các ngõ vào xung đồng hồ (CLK), tín hiệu cần truyền (D), tín hiệu xóa (RST) và tín hiệu đặt (SET) Ở bên phải, các ngõ ra của mạch là Q và Q đảo (QB) Vị trí nối nguồn cung cấp (VDD) nằm ở phía trên, trong khi vị trí nối đất (GND) nằm ở phía dưới.

Hình 4.87: Đóng gói của flip-flop D đồng hồ CMOS tích cực cạnh lên

Thiết lập môi trường mô phỏng quá độ với thời gian từ 0 s đến 200 ns, đảm bảo độ chính xác vừa phải Kết quả mô phỏng tín hiệu được trình bày trong hình 4.88.

Hình 4.88 minh họa tác động của tín hiệu đặt đến flip-flop D, trong đó từ 0 s đến 30 ns, tín hiệu đặt set ở mức cao làm ngõ ra q đạt mức logic 1, trong khi ngõ ra đảo qb giảm xuống mức logic 0.

Hình 4.89 minh họa tác động của tín hiệu xóa đối với flip-flop D Trong khoảng thời gian từ 180 ns đến 200 ns, tín hiệu xóa rst ở mức cao làm cho ngõ ra q bị xóa về mức logic 0, trong khi ngõ ra đảo qb được thiết lập ở mức logic 1.

Hình 4.90 hiển thị kết quả mô phỏng tín hiệu khi không có sự tác động của tín hiệu đặt và tín hiệu xóa Các điểm V1, V2, V3 và V4 trong hình đại diện cho các thời điểm mô phỏng, với tín hiệu xung đồng hồ tích cực lần lượt là 36 ns, 72 ns, 108 ns và 144 ns.

- Tại V1: tín hiệu ngõ vào in ở mức logic 1, dẫn đến ngõ ra q giữ nguyên mức logic 1 do bị tác động bởi tín hiệu đặt trước đó

- Tại V2: tín hiệu ngõ vào in ở mức logic 0, tín hiệu q thay đổi từ mức logic 1 xuống mức logic 0 và qb thay đổi từ mức logic 0 lên mức logic 1

- Tại V4: tín hiệu ngõ vào in vẫn ở mức logic 1, dẫn đến ngõ ra q và qb không đổi

Trong hình 4.91, từ 0 ns đến 200 ns, cường độ dòng điện Id chỉ thay đổi khi tín hiệu ngõ vào in và tín hiệu xung đồng hồ clk thay đổi trạng thái Công suất tổng trung bình trong trường hợp này được xác định dựa trên các thay đổi đó.

Công suất tổng Ptotal đạt 0,224 àW, trong khi công suất động trung bình Pdynamic là 0,223 àW và công suất tĩnh trung bình Pstatic chỉ đạt 0,001 àW Trong trường hợp mô phỏng không có tác động của mức điện áp cao từ tín hiệu đặt set và xóa rst, như được thể hiện trong hình 4.92.

Hình 4.91: Kết quả mô phỏng cường độ dòng điện và công suất của mạch khi có tín hiệu đặt và tín hiệu xóa

Kết quả mô phỏng cho thấy cường độ dòng điện và công suất của mạch trong trường hợp không có tín hiệu đặt và tín hiệu xóa Công suất trung bình được ghi nhận trong tình huống này cho thấy sự ổn định của mạch khi không có tác động từ các tín hiệu.

Công suất tổng Ptotal là 0,215 àW, trong khi công suất động trung bình Pdynamic là 0,214 àW và công suất tĩnh trung bình Pstatic là 0,001 àW Độ trễ giữa tín hiệu ngõ ra và tín hiệu xung đồng hồ Tclk-to-q được minh họa trong hình ảnh kèm theo.

4.93 và hình 4.94, với độ trễ cạnh xuống tpdf = 42,94 ps và độ trễ cạnh lên tpdr = 83,27 ps Độ trễ trung bình tpd = (tpdr + tpdf)/2 = 63,11 ps

Hình 4.93 minh họa độ trễ của ngõ ra q khi tín hiệu xung đồng hồ clk có cạnh xuống Tín hiệu clk bắt đầu thay đổi trạng thái tại thời điểm 72 ns, với thời gian cạnh xuống là 100 ps Khoảng thời gian từ khi cạnh xuống của tín hiệu xung đồng hồ vượt qua 50% giá trị tại điểm M9 đến khi cạnh xuống của tín hiệu ngõ ra vượt qua 50% giá trị tại điểm M10 là 42,94 ps, được gọi là độ trễ cạnh xuống Sự chênh lệch điện áp giữa điểm M9 và M10 là 100,99 àV.

Khoảng chênh lệch của giá trị tốc độ biến thiên của điện áp theo thời gian giữa điểm

Hình 4.94 mô tả độ trễ của ngõ ra q khi có đáp ứng tín hiệu xung đồng hồ clk ở cạnh xuống Tín hiệu clk bắt đầu thay đổi từ 108 ns, với thời gian cạnh xuống là 100 ps Khoảng thời gian từ khi cạnh xuống của tín hiệu xung đồng hồ vượt qua 50% giá trị tại điểm M11 đến khi cạnh lên của tín hiệu ngõ ra vượt qua 50% tại điểm M12 là dx = 83,27 ps, được gọi là độ trễ cạnh xuống Chênh lệch điện áp giữa M11 và M12 là dy = 115,19 µV, trong khi chênh lệch tốc độ biến thiên điện áp theo thời gian giữa hai điểm này là s = 1,38 MV/s.

Hình 4.94: Độ trễ cạnh lên tpdr của ngõ ra q

Độ trễ giữa tín hiệu ngõ ra đảo và tín hiệu xung đồng hồ Tclk-to-q được thể hiện qua hình 4.95 và hình 4.96 Cụ thể, độ trễ cạnh xuống tpdf là 64,20 ps, trong khi độ trễ cạnh lên tpdr là 32,61 ps Từ đó, độ trễ trung bình tpd được tính toán là 48,41 ps.

TỔNG HỢP KẾT QUẢ

Bảng 4.6: Bảng kết quả mô phỏng của flip-flop D tích cực đơn biên cạnh lên tpdf

(ps) tpdr (ps) tr (ps) tf (ps)

Tốc độ biến thiên điện áp

(GHz) tr tf Ngõ ra q 59,72 75,75 25,17 16,94 31,80 47,20 39,7 Ngõ ra đảo qb 67,76 58,49 37,55 66,89 21,30 11,96 14,9 Bảng 4.7: Bảng kết quả mô phỏng của flip-flop D tích cực hai biên tpdf

Ngõ ra q 25,01 42,24 65,22 62,03 12,26 12,91 15,3 Ngõ ra đảo qb 48,07 42,91 19,18 17,69 41,73 45,22 52,1 Bảng 4.8: Bảng kết quả mô phỏng của flip-flop D xung đơn pha tích cực cạnh lên tpdf

Tốc độ biến thiên điện áp (GV/s) fmax

(GHz) tr (ps) tf (ps) Ngõ ra q 65,90 61,76 142,97 17,69 5,59 45,22 6,9 Ngõ ra đảo qb 48,07 45,49 53,64 400,16 12,39 1,03 2,5

Bảng 4.9: Bảng kết quả mô phỏng của flip-flop D đồng hồ CMOS tích cực cạnh lên tpdf

Tốc độ biến thiên điện áp (GV/s) fmax

(GHz) tr (ps) tf (ps) Ngõ ra q 30,64 57,73 54,95 256,49 12,10 1,91 3,9 Ngõ ra đảo qb 67,69 54,95 144,23 18,00 5,55 44,44 6,9 Bảng 4.10: Bảng kết quả mô phỏng của flip-flop D bán động tích cực cạnh xuống tpdf

(GHz) tr (ps) tf (ps) Ngõ ra q 42,49 83,27 47,52 28,20 16,83 28,37 21,0 Ngõ ra đảo qb 64,20 32,61 64,89 115,01 11,42 6,96 8,7 Bảng 4.11: Bảng so sánh giữa các cấu trúc D-FF

Ptotal (không có tác động của tín hiệu đặt và xúa) (àW)

Tích của công suất và độ trễ (aJ) q qb q qb

SD D-FF tiêu thụ ít công suất nhất, tiết kiệm từ 3,3 đến 3,9 lần so với các cấu trúc khác Trong khi đó, SET D-FF có mức tiêu thụ công suất cao nhất và Tclk-to-q cũng ở mức cao Mặc dù DET D-FF sử dụng nhiều transistor nhất, nhưng độ trễ của nó lại rất thấp, nhỏ hơn so với các kiểu cấu trúc khác.

120 từ 1,3 – 2 lần TSPC D-FF và C2MOS D-FF sử dụng ít transistor nhưng tần số của xung đồng hồ không cao như các kiểu cấu trúc khác

KẾT LUẬN

Người thực hiện đã tiến hành so sánh 5 kiểu cấu trúc của flip-flop D và đã tổng hợp được bảng số liệu so sánh Tuy nhiên, vẫn còn một số hạn chế mà người thực hiện chưa khắc phục được.

Kết nối các transistor cho chức năng đặt và xóa chưa hiệu quả, dẫn đến việc công suất tiêu thụ của các cấu trúc SET, DET và C2MOS tăng đáng kể khi có tín hiệu đặt và xóa.

Cấu trúc SET cho thấy rằng công suất khi có tác động của tín hiệu đặt và xóa tăng gấp khoảng 7,25 lần so với trạng thái không có tác động của tín hiệu này.

Cấu trúc DET có khả năng gia tăng công suất khi có sự tác động của tín hiệu đặt và xóa, gấp khoảng 10,26 lần so với trạng thái không có tác động.

Cấu trúc C2MOS cho thấy rằng công suất tiêu thụ khi có tín hiệu đặt và xóa tác động sẽ tăng gấp khoảng 1,32 lần so với khi không có tín hiệu này.

- Mức điện áp tại ngõ ra của các kiểu cấu trúc TSPC và C2MOS chưa được ổn định, có sự hao hụt hoặc tăng điện áp

The propagation delay from the clock signal to the output remains significant In the study titled "Design of Flip-Flops for High Performance VLSI Applications using Deep Submicron CMOS Technology," the simulated propagation delays for various structures, including SET, DET, TSPC, and C2MOS, are reported as 28 ps, 11 ps, 13 ps, and 6 ps, respectively.

HƯỚNG PHÁT TRIỂN

Dựa trên các kết quả phân tích và mô phỏng, cùng với tài liệu tham khảo từ các nghiên cứu khác, tác giả đề xuất một số cải tiến nhằm phát triển đề tài.

- Sử dụng ít transistor hơn khi thiết kế các kiểu cấu trúc trên, ví dụ như TSPC D-

Trong thiết kế cấu trúc TSPC và C2MOS, việc sử dụng cổng truyền nhằm thay thế một số transistor là cần thiết để đảm bảo rằng mức điện áp tại ngõ ra không bị suy giảm do ảnh hưởng của điện áp ngưỡng trong quá trình truyền dẫn của các transistor đơn lẻ.

Điều chỉnh chiều dài và chiều rộng của transistor giúp giảm cường độ dòng điện trong mạch, đồng thời duy trì sự ổn định của mức điện áp đầu ra.

Áp dụng các kỹ thuật như clock gating và power gating có thể giúp giảm công suất tiêu thụ của flip-flop khi không có sự thay đổi tín hiệu đầu vào trong mỗi chu kỳ xung đồng hồ.

- Thiết kế mạch sử dụng các tiến trình công nghệ thấp hơn để so sánh ví dụ như công nghệ 45nm

Tiêu đề	Thiết Kế D-FF Hiệu Năng Cao
Tác giả	Nguyễn Thái Minh
Người hướng dẫn	ThS. Lê Minh Thành
Trường học	Trường Đại Học Sư Phạm Kỹ Thuật Thành Phố Hồ Chí Minh
Chuyên ngành	Công Nghệ Kỹ Thuật Điện Tử, Viễn Thông
Thể loại	đồ án tốt nghiệp
Năm xuất bản	2024
Thành phố	Thành Phố Hồ Chí Minh

Định dạng
Số trang	141
Dung lượng	5,97 MB