Đồ án tốt nghiệp Công nghệ kỹ thuật điện tử, viễn thông: Đo hệ số khuếch đại và vẽ băng thông của mạch khuếch đại trên máy tính thông qua cổng máy in

Flip-flop là một mạch có thể lưu trữ trạng thái logic của một hoặc nhiều tín hiệu dữ liệu đầu vào theo đáp ứng xung đồng hồ..  Hoạt động của mạch chốt D mức logic thấp: - Khi xung đồng

Trang 1

BỘ GIÁO DỤC VÀ ĐÀO TẠO

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT

THÀNH PHỐ HỒ CHÍ MINH

ĐỒ ÁN TỐT NGHIỆP NGÀNH CÔNG NGHỆ KỸ THUẬT ĐIỆN TỬ, VIỄN THÔNG

GVHD: THS LÊ MINH THÀNH SVTH: NGUYỄN THÁI MINH

THIẾT KẾ D-FF HIỆU NĂNG CAO

Trang 2

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP.HCM

KHOA ĐIỆN - ĐIỆN TỬ

BỘ MÔN KỸ THUẬT MÁY TÍNH – VIỄN THÔNG

Trang 3

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT

Họ và tên sinh viên: Nguyễn Thái Minh MSSV: 20161232

Ngành: CNKT Điện tử - Viễn thông Lớp: 20161CLVT1A

Giảng viên hướng dẫn: ThS Lê Minh Thành

1 Tên đề tài: THIẾT KẾ D-FF HIỆU NĂNG CAO

2 Các số liệu, tài liệu ban đầu:

- Kiến thức về mạch điện, vi mạch tích hợp

- Kiến thức về phần mềm mô phỏng Cadence

3 Nội dung thực hiện đề tài:

- Tìm hiểu cách thiết kế các kiểu cấu trúc D-FF

- Tìm hiểu cách mô phỏng và phân tích các số liệu như công suất và độ trễ

4 Kết quả: So sánh các kiểu cấu trúc D-FF với nhau theo các thông số như công suất, độ trễ, số transistor sử dụng và tích giữa công suất với độ trễ lan truyền

Tp Hồ Chí Minh, tháng 06 năm 2024

Giảng viên hướng dẫn (Ký & ghi rõ họ tên)

Lê Minh Thành

Trang 4

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT

THÀNH PHỐ HỒ CHÍ MINH

KHOA ĐIỆN – ĐIỆN TỬ

NGÀNH ĐTVT (CLC)

CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM

Độc lập – Tự do – Hạnh phúc

***

Tp Hồ Chí Minh, tháng 06 năm 2024 PHIẾU NHẬN XÉT ĐỒ ÁN TỐT NGHIỆP Họ và tên sinh viên: Nguyễn Thái Minh MSSV: 20161232 Ngành: CNKT Điện tử - Viễn thông Lớp: 20161CLVT1A Giảng viên hướng dẫn: ThS Lê Minh Thành NHẬN XÉT 1 Về nội dung đề tài & khối lượng thực hiện:

2 Ưu điểm:

3 Khuyết điểm:

4 Điểm: (Bằng chữ: )

Tp Hồ Chí Minh, tháng 06 năm 2024

Giảng viên hướng dẫn (Ký & ghi rõ họ tên)

Trang 5

LỜI CAM ĐOAN

Tôi cam đoan đây là công trình nghiên cứu của tôi

Các số liệu, kết quả nêu trong luận văn là trung thực và chưa từng được ai công

bố trong bất kỳ công trình nào khác

Tp Hồ Chí Minh, ngày 20 tháng 06 năm 2024

(Ký và ghi rõ họ tên) Nguyễn Thái Minh

Trang 7

MỤC LỤC

Trang

NHIỆM VỤ ĐỒ ÁN TỐT NGHIỆP i

PHIẾU NHẬN XÉT ĐỒ ÁN TỐT NGHIỆP ii

LỜI CAM ĐOAN iii

LỜI CẢM ƠN iv

MỤC LỤC v

DANH MỤC HÌNH ẢNH vii

DANH MỤC BẢNG xiii

CHƯƠNG 1 1

TỔNG QUAN 1

1.1.GIỚI THIỆU 1

1.2.MỤC TIÊU 2

1.3.GIỚI HẠN 2

1.4.BỐ CỤC 2

CHƯƠNG 2 3

CƠ SỞ LÝ THUYẾT 3

2.1.BÁN DẪN Ô-XÍT KIM LOẠI BÙ 3

2.1.1 Cấu trúc của CMOS 3

2.1.2 Công suất tiêu thụ [6] 4

2.1.3 Độ trễ [7] 5

2.2.CỔNG LOGIC [10] 7

2.2.1 Cổng logic cơ bản 7

2.2.2 Bóng bán dẫn truyền và cổng truyền 8

2.3.MẠCH CHỐT D[11] 10

2.4.FLIP-FLOP 15

2.4.1 Flip-Flop chủ - tớ [12] 15

2.4.2 Flip-Flop D chủ - tớ từ mạch chốt D 16

CHƯƠNG 3 21

Trang 8

THIẾT KẾ 21

3.1.YÊU CẦU CỦA HỆ THỐNG 21

3.2.SƠ ĐỒ KHỐI HỆ THỐNG 21

3.3.THIẾT KẾ CHI TIẾT KHỐI 22

3.3.1 Flip – flop D tích cực đơn biên 22

3.3.2 Flip – flop D tích cực hai biên 25

3.3.3 Flip – flop D tích cực xung đơn pha 29

3.3.4 Flip – flop D đồng hồ CMOS 32

3.3.5 Flip – flop D bán động 36

CHƯƠNG 4 40

KẾT QUẢ 40

4.1.FLIP-FLOP D TÍCH CỰC ĐƠN BIÊN 40

4.2.FLIP-FLOP D TÍCH CỰC HAI BIÊN 55

4.3.FLIP-FLOP D TÍCH CỰC XUNG ĐƠN PHA 72

4.4.FLIP-FLOP D ĐỒNG HỒ CMOS 88

4.5.FLIP-LOP D BÁN ĐỘNG 103

4.6.TỔNG HỢP KẾT QUẢ 118

CHƯƠNG 5 121

KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN ĐỀ TÀI 121

5.1.KẾT LUẬN 121

5.2.HƯỚNG PHÁT TRIỂN 121

TÀI LIỆU THAM KHẢO 123

Trang 9

DANH MỤC HÌNH ẢNH

Hình 2.1: Cấu trúc cơ bản của nMOS 3

Hình 2.2: Kí hiệu của nMOS và pMOS 4

Hình 2.3: Độ trễ và thời gian chuyển đổi trạng thái 5

Hình 2.4: Mạch tương đương cho transistor 6

Hình 2.5: Hệ thống đa tầng gồm các cổng logic 6

Hình 2.6: Hệ thống có 2 cổng đảo trong một tầng 6

Hình 2 7: Mạch cổng NOT (a) và ký hiệu cổng NOT (b) 7

Hình 2.8: Mạch cổng NAND 2 ngõ vào (a) và ký hiệu cổng NAND (b) 7

Hình 2.9: Mạch cổng NOR 2 ngõ vào (a) và ký hiệu cổng NOR (b) 8

Hình 2.10: Mạch cổng NAND 2 ngõ vào ban đầu (a) và mạch cổng NAND 2 ngõ vào sử dụng pass transistor 9

Hình 2.11: Mạch cổng truyền (a) và ký hiệu cổng truyền (b) 10

Hình 2.12: Mạch chốt D mức logic thấp (a) và mạch chốt D mức logic cao (b) 10

Hình 2.13: Sơ đồ nguyên lý mạch chốt D mức logic thấp 11

Hình 2.14: Hoạt động của mạch khi CLK = 0 12

Hình 2.16: Biểu diễn trên miền thời gian 13

Hình 2.17: Sơ đồ nguyên lý mạch chốt D mức logic cao 13

Hình 2.21: Flip-flop JK dạng chủ-tớ 16

Hình 2.22: Flip-flop D dạng chủ-tớ 16

Hình 2.23: Sơ đồ nguyên lý flip-flop D tích cực đơn biên cạnh xuống 16

Hình 2.24: Mạch chốt D chủ (a) và mạch chốt D tớ (b) 17

Hình 2.25: Hoạt động của flip-flop D tích cực đơn biên cạnh xuống 18

Hình 2.26: Sơ đồ nguyên lý flip-flop D tích cực đơn biên cạnh lên 18

Hình 2.27: Mạch chốt D chủ (a) và mạch chốt D tớ (b) 19

Trang 10

Hình 2.28: Hoạt động của flip-flop D tích cực đơn biên cạnh lên trên miền thời gian

20

Hình 3.1: Sơ đồ khối mạch flip-flop D dạng chủ-tớ sử dụng mạch chốt D 21

Hình 3.2: Sơ đồ mạch flip-flop D tích cực đơn biên cạnh lên 23

Hình 3.4: Sơ đồ mạch flip-flop D tích cực hai biên 26

Hình 3.5: Mạch chức năng đặt và xóa của flip-flop D tích cực hai biên 26

Hình 3.7: Sơ đồ mạch flip-flop D tích cực xung đơn pha cạnh lên 29

Hình 3.8: Mạch chức năng đặt/xóa và lấy tín hiệu ngõ ra của flip-flop D 30

Hình 3.10: Sơ đồ mạch flip-flop D đồng hồ CMOS tích cực cạnh lên 33

Hình 3.11: Mạch chức năng đặt/xóa và lấy tín hiệu ngõ ra của flip-flop D đồng hồ CMOS tích cực cạnh lên 33

Hình 3.13: Sơ đồ mạch flip-flop D bán động tích cực cạnh xuống 36

Hình 3.14: Mạch điều khiển và tạo xung đồng hồ đảo 37

Hình 3.15: Mạch chức năng tín hiệu đặt và xóa 37

Hình 4.1: Sơ đồ mạch flip-flop D tích cực đơn biên cạnh lên 41

Hình 4.2: Sơ đồ mạch tạo tín hiệu đặt và xóa 42

Hình 4.3: Đóng gói của flip-flop D tích cực đơn biên cạnh lên 42

Hình 4.4: Kết quả mô phỏng tín hiệu khi bị tác động bởi tín hiệu đặt 43

Hình 4.5: Kết quả mô phỏng tín hiệu khi bị tác động bởi tín hiệu xóa 44

Hình 4.6: Kết quả mô phỏng khi tín hiệu đặt và xóa tích cực cùng một lúc 44 Hình 4.7: Kết quả mô phỏng tín hiệu khi không có sự tác động của tín hiệu đặt và

Trang 11

Hình 4.10: Độ trễ cạnh xuống tpdf của ngõ ra q 48

Hình 4.11: Độ trễ cạnh lên tpdr của ngõ ra q 48

Hình 4.12: Độ trễ cạnh xuống tpdf của ngõ ra đảo qb 50

Hình 4.13: Độ trễ cạnh lên tpdr của ngõ ra đảo qb 50

Hình 4.14: Thời gian cạnh lên tr của ngõ ra q 51

Hình 4.15: Thời gian cạnh xuống tf của ngõ ra q 51

Hình 4.16: Thời gian cạnh lên tr của ngõ ra đảo qb 52

Hình 4.17: Thời gian cạnh xuống tf của ngõ ra đảo qb 52

Hình 4.18: Độ trễ giữa tín hiệu đặt và tín hiệu ngõ ra q 53

Hình 4.19: Độ trễ giữa tín hiệu đặt và tín hiệu ngõ ra đảo qb 54

Hình 4.20: Độ trễ giữa tín hiệu xóa và tín hiệu ngõ ra q 54

Hình 4.21: Độ trễ giữa tín hiệu xóa và tín hiệu ngõ ra đảo qb 55

Hình 4.22: Sơ đồ mạch flip-flop D tích cực hai biên 57

Hình 4.23: Mạch tạo tín hiệu đặt và tín hiệu xóa 58

Hình 4.24: Đóng gói của flip-flop D tích cực hai biên 58

Hình 4.27: Kết quả mô phỏng tín hiệu khi bị tác động bởi tín hiệu đặt và tín hiệu xóa 60

Hình 4.28: Kết quả mô phỏng tín hiệu khi không có sự tác động của tín hiệu đặt và tín hiệu xóa 61

Hình 4.29: Kết quả mô phỏng cường độ dòng điện và công suất của mạch 62

Trang 12

Hình 4.43: Sơ đồ mạch của flip-flop D tích cực xung đơn pha cạnh lên 73

Hình 4.44: Đóng gói của flip-flop D tích cực xung đơn pha cạnh lên 74

Hình 4.48: Kết quả mô phỏng tín hiệu khi bị tác động bởi tín hiệu đặt và tín hiệu xóa 77

Trang 13

Hình 4.64: Mạch tạo tín hiệu xung đồng hồ đảo 90

Hình 4.65: Đóng gói của flip-flop D đồng hồ CMOS tích cực cạnh lên 90

Hình 4.69: Kết quả mô phỏng tín hiệu khi bị tác động bởi tín hiệu đặt và tín hiệu xóa cùng lúc 93

Hình 4.84: Sơ đồ mạch flip-flop D bán động tích cực cạnh xuống 104

Hình 4.85: Mạch tạo xung đồng hồ đảo 105

Hình 4.86: Mạch tạo tín hiệu đặt và xóa 106

Hình 4.87: Đóng gói của flip-flop D đồng hồ CMOS tích cực cạnh lên 106

Trang 14

Hình 4.90: Kết quả mô phỏng tín hiệu khi không có sự tác động của tín hiệu đặt và

tín hiệu xóa 108

Hình 4.91: Kết quả mô phỏng cường độ dòng điện và công suất của mạch khi có tín hiệu đặt và tín hiệu xóa 109

Hình 4.92: Kết quả mô phỏng cường độ dòng điện và công suất của mạch khi không có tín hiệu đặt và tín hiệu xóa 110

Trang 15

DANH MỤC BẢNG

Bảng 2.1: Bảng trạng thái của cổng NOT 7

Bảng 2.2: Bảng trạng thái của cổng NAND 2 ngõ vào 8

Bảng 2.3: Bảng trạng thái của cổng NOR 2 ngõ vào 8

Bảng 2.4: Bảng sự thật của mạch chốt D mức logic thấp 12

Bảng 2.5: Bảng sự thật mạch chốt D mức logic cao 14

Bảng 2.6: Bảng trạng thái flip-flop D tích cực đơn biên cạnh xuống 17

Bảng 2.7: Bảng trạng thái flip-flop D tích cực đơn biên cạnh lên 19

Bảng 3.1: Bảng trạng thái flip-flop D tích cực đơn biên cạnh lên 24

Bảng 3.2: Bảng trạng thái flip-flop D tích cực hai biên 27

Bảng 3.3: Bảng trạng thái flip-flop D tích cực xung đơn pha cạnh lên 31

Bảng 3.4: Bảng trạng thái flip-flop D đồng hồ CMOS tích cực cạnh lên 34

Bảng 3.5: Bảng trạng thái flip-flop D bán động tích cực cạnh xuống 38

Bảng 4.1: Bảng thông số các thành phần được sử dụng để thiết kế flip-flop D tích cực đơn biên cạnh lên 40

Bảng 4.2: Bảng thông số các thành phần được sử dụng để thiết kế flip-flop D tích cực hai biên 56

Bảng 4.3: Bảng thông số các thành phần được sử dụng để thiết kế flip-flop D tích cực hai biên 72

Bảng 4.4: Bảng thông số các thành phần được sử dụng để thiết kế flip-flop D đồng hồ CMOS tích cực xung đồng hồ cạnh lên 88

Bảng 4.5: Bảng thông số các thành phần được sử dụng để thiết kế flip-flop D bán động tích cực xung đồng hồ cạnh xuống 105

Bảng 4.6: Bảng kết quả mô phỏng của flip-flop D tích cực đơn biên cạnh lên 118

Bảng 4.7: Bảng kết quả mô phỏng của flip-flop D tích cực hai biên 118

Bảng 4.8: Bảng kết quả mô phỏng của flip-flop D xung đơn pha tích cực cạnh lên 118

Bảng 4.9: Bảng kết quả mô phỏng của flip-flop D đồng hồ CMOS tích cực cạnh lên 119

Trang 16

Bảng 4.10: Bảng kết quả mô phỏng của flip-flop D bán động tích cực cạnh xuống 119Bảng 4.11: Bảng so sánh giữa các cấu trúc D-FF 119

Trang 17

Flip-flop là một mạch có thể lưu trữ trạng thái logic của một hoặc nhiều tín hiệu

dữ liệu đầu vào theo đáp ứng xung đồng hồ Trong thiết kế mạch số, flip-flop góp phần lớn về thiết kế đồng bộ và chúng được vận hành dựa trên tín hiệu đồng hồ để giảm sự phức tạp khi thiết kế mạch [1] Trong khoảng thời gian trước, các nhà thiết

kế VLSI đã cố gắng cải thiện hiệu năng và tối ưu diện tích của mạch Tuy nhiên, trong những năm gần đây, điều này đã thay đổi một cách nhanh chóng và năng lượng là yêu cầu quan trọng giống như diện tích và tốc độ của mạch Vấn đề chính trong bài toán hiệu suất là công suất tiêu thụ và độ trễ lan truyền [2] Khoảng 30%-70% tổng số năng lượng trong hệ thống được tiêu thụ bởi mạng lưới tín hiệu xung đồng hồ và các flip-flop [3] Có rất nhiều kiểu cấu trúc flip-flop đã được đề xuất với mục đích đạt được hiệu năng cao, tuy nhiên không phải kiểu cấu trúc nào cũng áp dụng được do giới hạn về các thông số như công suất, độ trễ, diện tích và chi phí sản xuất

Một số kiểu cấu trúc flop đạt được được hiệu năng cao có thể kể đến là: flop tích cực pha đồng hồ đơn, flip-flop đa ngưỡng CMOS, flip-flop đồng hồ CMOS, flip-flop bán động Để đánh giá các kiểu cấu trúc đã được đề xuất đó, người thực hiện sẽ làm đề tài “Thiết kế D-FF hiệu năng cao” với mục đích phân tích D

Trang 18

flop dựa trên các cấu trúc tối ưu nhất và so sánh với hai cấu trúc cơ bản: flop tích cực cạnh đơn và flip-flop tích cực hai cạnh

flip-1.2 MỤC TIÊU

Nghiên cứu, phân tích và so sánh các kiểu cấu trúc của D-FF theo các thông số như công suất tiêu thụ, độ trễ, số transistor để đánh giá thiết kế cho hiệu năng tốt nhất

1.3 GIỚI HẠN

Trong đề tài này, người thực hiện sẽ tập trung phân tích và so sánh 5 kiểu cấu trúc D-FF đơn lẻ: flip-flop tích cực cạnh đơn, flip-flop tích cực hai cạnh, flip-flop tích cực pha đồng hồ đơn, flip-flop đồng hồ CMOS, flip-flop bán động Các kiểu cấu trúc D-FF đó sẽ không bao gồm chức năng xóa và đặt lại dữ liệu Transistor nMOS và pMOS sử dụng trong đề tài này có tiến trình công nghệ 90nm

Chương 4: Kết quả: hình ảnh mô phỏng, số liệu phân tích các thông số về công suất, độ trễ của các cấu trúc flip-flop D và lập bảng so sánh

Chương 5: Kết luận và hướng phát triển đề tài: chỉ ra ưu điểm và nhược điểm của

đề tài và hướng phát triển

Trang 19

CHƯƠNG 2

CƠ SỞ LÝ THUYẾT

2.1 BÁN DẪN Ô-XÍT KIM LOẠI BÙ

2.1.1 Cấu trúc của CMOS

Bán dẫn ô xít kim loại bù (Complementary Metal-Oxide-Semiconductor gọi tắt là CMOS) là một loại công nghệ dùng để chế tạo mạch tích hợp Công nghệ CMOS sử dụng hai transistor nMOS và pMOS, tại mỗi thời điểm chỉ có một loại transistor ở trạng thái dẫn (ON) [4]

Hình 2.1: Cấu trúc cơ bản của nMOSMột cấu trúc MOS cơ bản bao gồm 4 phần là cực cổng G (Gate), cực máng D (Drain), cực nguồn S (Source) và phần thân (Body) như hình 2.1 Cực G sẽ được đặt trên một lớp ô xít kim loại thường là SiO2 và có độ dày là tox Ở dưới lớp ô xít kim loại đó là 2 cực D và S, môi trường truyền dẫn điện tích giữa D và S (body) là một lớp nền mang điện tích trái dấu với 2 cực D và S Khảng cách giữa cực D và cực S gọi là chiều dài Ldrawn, tuy nhiên, do sự ảnh hưởng của khuếch tán biên của 2 cực D và S nên chiều dài thực sự của một MOS sẽ nhỏ hơn Ldrawn Để tránh ảnh hưởng của khuếch tán biên, chúng ta chỉ xem xét [5]:

Trang 20

Hình 2.2: Kí hiệu của nMOS và pMOS

2.1.2 Công suất tiêu thụ [6]

Khi tính toán công suất cho thiết kế mạch CMOS, chúng ta thường quan tâm đến

2 loại công suất chính là công suất tiêu thụ tĩnh và công suất tiêu thụ động Công suất tiêu thụ tĩnh gây ra bởi: dòng rò rỉ khi transistor ngắt (Isub), dòng rò rỉ từ cực G (Igate), dòng rò rỉ từ các mối nối của các cực (Ijunc), dòng rò rỉ từ dòng nội tại MOS

thái ON/OFF (Pswitching), dòng điện ngắn mạch khi cả pMOS và nMOS đều dẫn (Pshort circuit) Công thức tính toán công suất tiêu thụ được nêu ra như:

Trong công thức (2.2a), giá trị công suất gây ra bởi ngắn mạch rất nhỏ chỉ chiếm dưới 10% tổng công suất tiêu thụ động, vậy nên chúng ta thường chỉ tính toán công suất chuyển trạng thái rồi cộng thêm 10% Công suất chuyển trạng thái được viết như:

Pswitching = αCV2

Trong đó:

α là hệ số hoạt động

C là giá trị điện dung từ dây dẫn và transistor trong một mạch

VDD là giá trị điện áp nguồn cung cấp

Trang 21

2.1.3 Độ trễ [7]

Độ trễ được định nghĩa là khoảng thời gian mà tín hiệu di chuyển từ ngõ vào đến ngõ ra Độ trễ bao gồm thời gian tín hiệu di chuyển qua các cổng logic và đường dây Để thuận tiện cho mô phỏng và tính toán hơn thì chúng ta quy định độ trễ bắt đầu được tính từ vị trí mà tín hiệu ngõ vào vượt qua 50% giá trị độ lớn đến vị trí mà tín hiệu ngõ ra vượt qua 50% giá trị độ lớn Khoảng thời gian mà tín hiệu ngõ vào chuyển đổi từ trạng thái thấp đến cao hoặc từ cao đến thấp được gọi theo lần lượt là

tr và tf Khoảng thời gian mà tín tín hiệu ngõ ra chuyển đổi trạng thái từ thấp đến cao hoặc từ cao đến thấp được gọi theo lần lượt là tLH và tHL Tùy thuộc vào trạng thái của ngõ ra lúc đó là tLH hoặc tHL mà chúng ta có độ trễ tương ứng là tPLH và tPHL

Hình 2.3: Độ trễ và thời gian chuyển đổi trạng tháiBên trong một con chip có thể được cấu thành từ hàng triệu hoặc hàng tỉ transistor, để tính toán được độ trễ của con chip đó thì các nhà thiết kế đã đưa ra một số mô hình tính toán như: mô hình độ trễ RC (RC delay model), mô hình độ trễ tuyến tính (Linear delay model), mô hình độ trễ phân tích thời gian (Timing analysis delay model)

 Mô hình độ trễ RC [8]:

- Ý tưởng của mô hình này là xem một transistor như một công tắc

- pMOS có điện trở 2R và điện dung C

- nMOS có có điện trở R và điện dung C

- Giá trị điện dung C tỉ lệ thuận với độ rộng k của transistor

- Giá trị điện trở R tỉ lệ nghịch với độ rộng k của transistor

Trang 22

Hình 2.4: Mạch tương đương cho transistor

- Giá trị độ trễ tpd = Ri*Ci (2.4) với i là các ngõ vào

 Mô hình độ trễ tuyến tính [9]:

Giá trị độ trễ của một mạch có N tầng được tính theo công thức:

D = di = bi*gi*hi + pi (i là tầng cần tính, i ≤ N) (2.4) Trong đó:

g là giá trị điện dung tại cực G của transistor

h là tỷ lệ điện dung giữa ngõ ra và ngõ vào

b là tỷ lệ tổng điện dung xuất hiện trên 1 tầng với điện dung trên đường cần tính

p là độ trễ nội tại, được tính theo mô hình độ trễ tuyến tính

g, b và h được chuẩn hóa theo giá trị  = 3RC

Từ công thức (2.5) chúng ta tính được thời gian độ trễ nhỏ nhất của hệ thống:

D ≥ N √𝑁 𝑏𝑖 ∗ 𝑔𝑖 ∗ ℎ𝑖+ 𝑝𝑖 (i là tầng cần tính, i ≤ N, N ≥ 1) (2.5)

Hình 2.5: Hệ thống đa tầng gồm các cổng logic

Trang 23

Cổng NAND được cấu tạo bởi K pMOS mắc song song sau đó được mắc nối tiếp

K nMOS với K là số ngõ vào cổng NAND Khi tín hiệu đi qua cổng NAND sẽ cho kết quả ngõ ra là nghịch đảo giá trị tích của K tín hiệu ngõ vào

Hình 2.8: Mạch cổng NAND 2 ngõ vào (a) và ký hiệu cổng NAND (b)

Trang 24

Bảng 2.2: Bảng trạng thái của cổng NAND 2 ngõ vào

Cổng NOR được cấu tạo bởi K nMOS mắc song song sau đó được mắc nối tiếp

K pMOS với K là số ngõ vào cổng NOR Khi tín hiệu đi qua cổng NOR sẽ cho kết quả ngõ ra là nghịch đảo giá trị tổng của K tín hiệu ngõ vào

Hình 2.9: Mạch cổng NOR 2 ngõ vào (a) và ký hiệu cổng NOR (b)

Bảng 2.3: Bảng trạng thái của cổng NOR 2 ngõ vào

Trang 25

Khi pMOS hoặc nMOS được sử dụng độc lập như một công tắc thì ta gọi đó là một pass transistor

Ưu điểm của pass transistor:

- Thiết kế cổng logic với ít transistor hơn

- Tỷ lệ mạch nhỏ hơn

Hình 2.10: Mạch cổng NAND 2 ngõ vào ban đầu (a) và mạch cổng NAND 2 ngõ

vào sử dụng pass transistorNhược điểm của pass transistor:

- Do ảnh hưởng của điện áp ngưỡng (Vt) nên nMOS độc lập sẽ truyền mức logic 1 yếu và truyền mức logic 0 mạnh, pMOS độc lập sẽ truyền mức logic 1 mạnh và truyền mức logic 0 yếu

- Nếu nối liên tiếp các transistor sẽ tăng độ trễ và có thể sai lệch giá trị logic

 Cổng truyền (Transmission gate/Pass gate)

Để giải quyết nhược điểm của pass transistor thì chúng ta mắc song song nMOS

và pMOS để tạo ra một mạch có tên gọi là cổng truyền Cổng truyền sẽ sử dụng cả xung đồng hồ và xung đồng hồ đảo để điều khiển như hình 2.11, mục đích của việc

đó là đảm bảo cả pMOS và nMOS cùng hoạt động trong trạng thái giống nhau (trạng thái ON/OFF) Theo hình 2.11, khi trong trạng thái ON:

- Mức logic tại a = 1: nếu Vgs của nMOS nhỏ hơn Vt thì sẽ khiến nMOS bị ngắt, nhưng tín hiệu vẫn được truyền đến b do pMOS không bị ngắt

- Mức logic tại a = 0: nếu Vgs của pMOS lớn hơn Vt thì sẽ khiến pMOS bị ngắt, nhưng tín hiệu vẫn được truyền đến b do nMOS không bị ngắt

Trang 26

Hình 2.11: Mạch cổng truyền (a) và ký hiệu cổng truyền (b)

Ưu điểm của cổng truyền:

- Có thể thiết kế cổng logic, MUX

- Truyền dẫn tốt điện áp và đáp ứng chính xác mức logic cho hệ thống

Nhược điểm của cổng truyền:

- Không tối ưu diện tích của mạch

- Tốn nhiều chi phí sản xuất hơn

Tùy theo chức năng của hệ thống mà chúng ta có thể lựa chọn sử dụng pass transistor hoặc cổng truyền

2.3 MẠCH CHỐT D[11]

Mạch chốt D (D Latch) là một mạch có chức năng chốt tín hiệu ngõ vào và cập nhật tín hiệu tại ngõ ra theo tín hiệu ngõ vào khi có sự điều khiển của xung đồng hồ Trong CMOS, mạch chốt D có thể được thiết kế từ các mạch cổng NOT, mạch cổng buffer, mạch cổng truyền, transistor và được điều khiển bởi mức logic 1 hoặc 0 của xung đồng hồ

Trang 27

Hình 2.13: Sơ đồ nguyên lý mạch chốt D mức logic thấpTrong hình 2.13 có TG1 và TG2 là các cổng truyền, I1, I2 và I3 là các cổng NOT, D là tín hiệu ngõ vào, Q là tín hiệu ngõ ra, CLK là xung đồng hồ, CLKB là xung đồng hồ đảo

 Hoạt động của mạch chốt D mức logic thấp:

- Khi xung đồng hồ CLK đang ở mức logic thấp (CLK = 0) thì TG1 trong trạng thái ON, tín hiệu tại D sẽ đi qua TG1 và các cổng NOT trong mạch đến ngõ ra Q nhưng sẽ bị chặn lại ở TG2 đang trong trạng thái OFF (hình 2.14) Tín hiệu tại TG2 gọi là tín hiệu đã được chốt

- Khi xung đồng hồ CLK thay đổi lên mức logic cao (CLK = 1) thì TG1 trong trạng thái OFF, tín hiệu tại D sẽ không được cho phép đi vào mạch, TG2 trong trạng thái ON sẽ cho phép tín hiệu đã được chốt đi qua và truyền qua các cổng NOT đến ngõ ra Q (hình 2.15)

Trang 28

Hình 2.14: Hoạt động của mạch khi CLK = 0

Hình 2.15: Hoạt động của mạch khi CLK = 1

Trang 29

Hình 2.16: Biểu diễn trên miền thời gian

Hình 2.17: Sơ đồ nguyên lý mạch chốt D mức logic caoTrong hình 2.17 có TG1 và TG2 là các cổng truyền, I1, I2 và I3 là các cổng NOT, D là tín hiệu ngõ vào, Q là tín hiệu ngõ ra, CLK là xung đồng hồ, CLKB là xung đồng hồ đảo

 Hoạt động của mạch chốt D mức logic cao:

Trang 30

- Khi xung đồng hồ CLK đang ở mức logic cao (CLK = 1) thì TG1 trong trạng thái

ON, tín hiệu tại D sẽ đi qua TG1 và các cổng NOT trong mạch đến ngõ ra Q nhưng sẽ bị chặn lại ở TG2 đang trong trạng thái OFF (hình 2.18) Tín hiệu tại TG2 gọi là tín hiệu đã được chốt

- Khi xung đồng hồ CLK thay đổi xuống mức logic thấp (CLK = 0) thì TG1 trong trạng thái OFF, tín hiệu tại D sẽ không được cho phép đi vào mạch, TG2 trong trạng thái ON sẽ cho phép tín hiệu đã được chốt đi qua và truyền qua các cổng NOT đến ngõ ra Q (hình 2.19)

Trang 31

Hình 2.20: Biểu diễn trên miền thời gian

2.4 FLIP-FLOP

2.4.1 Flip-Flop chủ - tớ [12]

Flip-Flop chủ - tớ (Master-Slave Flip-Flop) là một tổ hợp nối tiếp của 2 flip-flop, flip-flop đầu tiên gọi là flip-flop chủ (Master Flip-Flop) và flip-flop thứ hai gọi là flip-flop tớ (Slave Flip-Flop) Flip-flop chủ hoạt động khi có đáp ứng xung đồng hồ

ở mức logic 0 thì flip-flop tớ hoạt động khi có đáp ứng xung đồng hồ ở mức logic 1 Ngược lại, flip-flop chủ hoạt động ở mức logic 1 thì flip-flop tớ hoạt động ở mức logic 0 Vì flip-flop chủ - tớ hoạt động ở cả mức logic thấp và cao nên ta có thể hiểu flip-flop chủ - tớ hoạt động trên cả chu kỳ xung đồng hồ, tùy theo flip-flop chủ hoạt động ở mức logic thấp hoặc cao mà ta gọi tương ứng flip-flop tích cực xung cạnh lên hoặc flip-flop tích cực xung cạnh xuống hoặc gọi chung là flip-flop tích cực đơn biên

Một trường hợp khác của flip-flop chủ - tớ là flip-flop chủ hoạt động khi có đáp ứng xung cạnh lên thì flip-flop tớ hoạt động khi có đáp ứng xung cạnh xuống và ngược lại Ta gọi flip-flop đó là flip-flop tích cực hai biên

Trang 32

Hình 2.21: Flip-flop JK dạng chủ-tớ

Hình 2.22: Flip-flop D dạng chủ-tớ

2.4.2 Flip-Flop D chủ - tớ từ mạch chốt D

Theo cách hoạt động của flip-flop chủ - tớ đã được mô tả ở mục 2.4.1, chúng ta

có thể thiết kế flip-flop D từ 2 mạch chốt D nối tiếp nhau như hình 2.17:

Hình 2.23: Sơ đồ nguyên lý flip-flop D tích cực đơn biên cạnh xuống

Flip-flop D trong hình 2.23 được tạo thành từ một mạch chốt D chủ (master D

Trang 33

hiện việc truyền tín hiệu đến ngõ ra khi có đáp ứng tín hiệu xung đồng hồ mức thấp hay CLK = 0 Khi CLK = 1 lần nữa thì mạch chốt D tớ sẽ đóng vai trò đảm bảo tín hiệu ngõ ra không bị thay đổi cho đến khi có tín hiệu CLK = 0 tiếp theo

Hình 2.24: Mạch chốt D chủ (a) và mạch chốt D tớ (b)

 Hoạt động của flip-flop D tích cực đơn biên cạnh xuống:

- Khi CLK = 1: TG1 và TG4 trong trạng thái ON, TG2 và TG3 trong trạng thái OFF, tín hiệu từ D sẽ đi vào mạch chốt chủ và được chốt tại TG2, tín hiệu ngõ ra Q/QB sẽ là tín hiệu hiện tại trong mạch chốt tớ

- Khi CLK = 0: TG1 và TG4 trong trạng thái OFF, TG2 và TG3 trong trạng thái ON, mạch chốt chủ không còn nhận tín hiệu từ D và tín hiệu đã được chốt trước đó tại TG2 sẽ đi qua mạch chốt tớ và cập nhật giá trị cho Q/QB

- Quá trình trên sẽ được lặp lại khi có đáp ứng tín hiệu xung đồng hồ tiếp theo Bảng 2.6: Bảng trạng thái flip-flop D tích cực đơn biên cạnh xuống

Xung đồng hồ Tín hiệu ngõ vào Trạng thái mạch chốt D Tín hiệu ngõ ra

Trang 34

Hình 2.25: Hoạt động của flip-flop D tích cực đơn biên cạnh xuống

trên miền thời gianChúng ta cũng có thể tạo được flip-flop D tích cực đơn biên cạnh lên bằng cách ghép nối tiếp mạch chốt D mức logic thấp nối tiếp với mạch chốt D mức logic cao như hình 2.26 Mạch chốt D chủ (hình 2.27a) thực hiện việc chốt tín hiệu vào khi có đáp ứng tín hiệu xung đồng hồ mức thấp hay CLK = 0 Mạch chốt D tớ (hình 2.27b) thực hiện việc truyền tín hiệu đến ngõ ra khi có đáp ứng tín hiệu xung đồng hồ mức cao hay CLK = 1 Khi CLK = 0 lần nữa thì mạch chốt D tớ sẽ đóng vai trò đảm bảo tín hiệu ngõ ra không bị thay đổi cho đến khi có tín hiệu CLK = 1 tiếp theo

Trang 35

Hình 2.27: Mạch chốt D chủ (a) và mạch chốt D tớ (b)

 Hoạt động của flip-flop D tích cực đơn biên cạnh lên:

- Khi CLK = 0: TG1 và TG4 trong trạng thái ON, TG2 và TG3 trong trạng thái OFF, tín hiệu từ D sẽ đi vào mạch chốt chủ và được chốt tại TG2, tín hiệu ngõ ra Q/QB sẽ là tín hiệu hiện tại trong mạch chốt tớ

- Khi CLK = 1: TG1 và TG4 trong trạng thái OFF, TG2 và TG3 trong trạng thái

ON, mạch chốt chủ không còn nhận tín hiệu từ D và tín hiệu đã được chốt trước

đó tại TG2 sẽ đi qua mạch chốt tớ và cập nhật giá trị cho Q/QB

- Quá trình trên sẽ được lặp lại khi có đáp ứng tín hiệu xung đồng hồ tiếp theo Bảng 2.7: Bảng trạng thái flip-flop D tích cực đơn biên cạnh lên

Trang 36

Hình 2.28: Hoạt động của flip-flop D tích cực đơn biên cạnh lên trên miền thời gianDựa theo hoạt động của mạch chốt D chủ-tớ, chúng ta có một số kiểu cấu trúc flip-flop D như: flip-flop D tích cực đơn biên, flip-flop D tích cực song biên, flip-flop D tích cực xung đơn pha, flip-flop D đa ngưỡng CMOS, flip-flop D đồng hồ CMOS, flip-flop D bán động

- Flip-flop D tích cực song biên (Dual Edge-Trigger D Flip-flop): là một loại flop thay đổi trạng thái khi có đáp ứng xung cạnh lên và cạnh xuống

flip Flipflip flop D tích cực xung đơn pha (True Singleflip Phaseflip Clock D Flipflip flop): là một loại flip-flop chỉ được cấp xung bởi một tín hiệu xung đồng hồ Loại flip-flop này còn được gọi là flip-flop D tích cực mức tín hiệu xung đồng hồ

- Flip-flop D đồng hồ CMOS (C2MOS D Flip-flop): là một loại flip-flop sử dụng thêm pass transistor để thiết kế cổng logic thay vì dùng cổng logic như thông thường

- Flip-flop D bán động (Semi-Dynamic D Flip-flop): là một loại flip-flop kết hợp

cả đặc điểm của flip-flop tĩnh và động Điều đó cho phép flip-flop D bán động hoạt động với tốc độ cao và tiêu thụ ít năng lượng

Trang 37

CHƯƠNG 3

THIẾT KẾ

3.1 YÊU CẦU CỦA HỆ THỐNG

- Thiết kế các flip-flop D theo dạng chủ-tớ sử dụng mạch chốt D: Single Trigger D Flip-flop, Dual Edge-Trigger D Flip-flop, True Single-Phase-Clock D Flip-flop, C2MOS D Flip-flop, Semi-Dynamic D Flip-flop

Edge Các mạch flipEdge flop D được thiết kế là các mạch đơn lẻ

- Tiến trình công nghệ transistor được sử dụng để thiết kế là 90nm

- Sử dụng phần mềm Cadence để thiết kế, mô phỏng, tính toán độ trễ và năng lượng tiêu thụ của các mạch flip-flop D

3.2 SƠ ĐỒ KHỐI HỆ THỐNG

Hình 3.1: Sơ đồ khối mạch flip-flop D dạng chủ-tớ sử dụng mạch chốt D

 Hoạt động của các khối:

- Khối tín hiệu vào: khối này bao gồm các tín hiệu số được tạo từ máy phát điện, thiết bị điện tử số, điều chế tín hiệu…được biểu diễn dưới dạng tín hiệu

số liên tục hoặc tín hiệu số rời rạc

- Khối mạch chốt D-Master: khối này bao gồm các thành phần điện tử được nối ghép với nhau một cách hợp lý để tạo ra một mạch chốt D, do mạch chốt D này tiếp nhận tín hiệu ngõ vào đầu tiên mỗi khi có đáp ứng mức tín hiệu xung đồng hồ nên được gọi là khối chủ (Master)

- Khối mạch chốt D-Slave: tương tự như khối chủ, khối này bao gồm các thành phần điện tử được nối ghép với nhau một cách hợp lý để tạo ra một mạch chốt

D, do mạch chốt D này tiếp nhận tín hiệu từ khối chủ mỗi khi có đáp ứng mức tín hiệu xung đồng hồ nên được gọi là khối tớ (Slave)

- Khối tín hiệu ra: khối này bao gồm các thành phần như mạch điện tử, tải…

Trang 38

3.3 THIẾT KẾ CHI TIẾT KHỐI

3.3.1 Flip – flop D tích cực đơn biên

Flip-flop D tích cực đơn biên (SET D-FF) có thể được tạo thành từ các cổng logic NAND hoặc NOR cũng thuộc dạng chủ - tớ, tuy nhiên, sử dụng cổng logic để thiết kế sẽ tốn rất nhiều diện tích mạch và không tối ưu hiệu năng Thay vì sử dụng các cổng logic NAND, NOR, người thực hiện sẽ sử dụng cổng logic NOT và chức năng truyền của transistor

Flip-flop D tích cực đơn biên cạnh lên như hình 3.2 được tạo bằng cách ghép nối tiếp mạch chốt D mức logic thấp nối tiếp với mạch chốt D mức logic cao Mạch chốt D chủ như hình 3.2a thực hiện việc chốt tín hiệu vào khi có đáp ứng tín hiệu xung đồng hồ mức thấp hay CLK = 0 Mạch chốt D tớ như hình 3.2b thực hiện việc truyền tín hiệu đến ngõ ra khi có đáp ứng tín hiệu xung đồng hồ mức cao hay CLK

= 1 Khi CLK = 0 lần nữa thì mạch chốt D tớ sẽ đóng vai trò đảm bảo tín hiệu ngõ

ra không bị thay đổi cho đến khi có tín hiệu CLK = 1 tiếp theo Chức năng đặt (SET) và xóa (RESET) của flip-flop đều tích cực mức cao (SET = 1 hoặc RESET = 1), khi có đáp ứng tín hiệu SET hoặc RESET thì sẽ tác động vào cả hai mạch chốt

để đảm bảo tín hiệu tại ngõ ra không bị sai

Thay vì sử dụng cổng truyền, người thực hiện sẽ chỉ dùng pass transistor để tiết kiệm số transistor, công suất và diện tích của mạch Trong hình 3.2, cặp transistor Q1-Q2 và Q3-Q4 dùng để tạo chức năng đặt và xóa cho flip-flop; I1, I2, I3 và I4 là các cổng NOT có chức năng lưu trữ tín hiệu; các transistor Q5, Q6, Q7 và Q8 dùng

để điều khiển trạng thái mạch chốt

Trang 39

Hình 3.2: Sơ đồ mạch flip-flop D tích cực đơn biên cạnh lên

 Hoạt động của flip-flop D tích cực đơn biên cạnh lên:

- Khi CLK = 0: transistor Q5 và Q8 trong trạng thái ON do là pMOS, Q6 và Q7 trong trạng thái OFF do là nMOS, tín hiệu từ D sẽ đi vào mạch chốt chủ và được chốt tại transistor Q6, tín hiệu ngõ ra Q/QB sẽ là tín hiệu hiện tại trong mạch chốt

tớ

- Khi CLK = 1: transistor Q5 và Q8 trong trạng thái OFF, Q6 và Q7 trong trạng thái ON, mạch chốt chủ không còn nhận tín hiệu từ D và tín hiệu đã được chốt trước đó tại transistor Q6 sẽ đi qua mạch chốt tớ và cập nhật giá trị cho Q/QB

- Khi SET = 1: transistor Q2 và Q4 trong trạng thái ON, mức tín hiệu logic 1 sẽ được truyền vào 2 mạch chốt D

- Khi RST = 1: transistor Q1 và Q3 trong trạng thái OFF, mức tín hiệu logic 0 sẽ được truyền vào 2 mạch chốt D

- Quá trình trên sẽ được lặp lại khi có đáp ứng tín hiệu xung đồng hồ tiếp theo

Trang 40

Bảng 3.1: Bảng trạng thái flip-flop D tích cực đơn biên cạnh lên

Theo như hình 3.3 có thể nhận thấy trong khoảng thời gian SET = 1 thì Q = 0 và

QB = 1, trong khoảng thời gian RST = 1 thì Q = 1 và QB = 0 Khi cả hai tín hiệu SET và RST đều ở mức thấp thì tín hiệu Q thay đổi theo tín hiệu Data mỗi khi có đáp ứng tín hiệu xung đồng hồ Trong trường hợp tín hiệu SET và RST cùng ở mức điện áp cao thì tín hiệu ngõ ra Q = 1 và QB = 0 Các vị trí V1, V2, V3 và V4 là thời điểm mà có đáp ứng xung đồng hồ cạnh lên

- Tại V1: Data = 1 dẫn đến Q = 1, QB = 0 và Q giữ nguyên trạng thái cho đến V2

- Tại V4: Data = 0 dẫn đến Q = 0, QB = 1 và Q giữ nguyên trạng thái cho đến đáp ứng tín hiệu xung đồng hồ tiếp theo

Định dạng
Số trang	141
Dung lượng	5,97 MB