Luận văn thạc sĩ Kỹ thuật điện tử: Thiết kế vi mạch chuyển đổi A

Với những đ p ứng tốt đạt đư c, bộ so s nhđ mở rộng băng thôngcủa thiết kế chuyên đổi tương tL- số lên r t nhiều giúp cho thiết kế đưa ra rong dé tài có thé so s nh đư c với hoạt động củ

ĐẠI HỌC QUỐC GIA TP HCM

TRƯỜNG ĐẠI HỌC BÁCH KHOA

NGUYEN MINH HIẾU

THIET KE VI MACH CHUYEN DOI A/D DA KENH, DANG LAI - PIPELINED SAR, XỬ LÝ TOC ĐỘ CAO TREN

CONG NGHE CMOS

Chuyên ngành: Kˆ thu t Điện T

M số: 60520203

LUẬN VĂN THẠC SĨ

TP HO CHI MINH, tháng 6 năm 2016

Công trình đư c hoàn thành tại: Trường Dai H cB ch Khoa - ĐHQG-HCM

Cán bộ hướng dẫn khoah c: PGS TS HOANG TRANG

(Ghir h ,tên,h chm,h cvị và chữ k )

Cán bộ ch m nh nx f ÏÌ: cccccSŸccs (Ghir h ,tên,h chm,h cvị và chữ k )

Cán bộ ch mnh nx {2: cc c2 (Ghir h ,tên,h chm,h cvị và chữ k )

Lu n văn thạc s du cb o vệ tại trường Đại h c B ch Khoa, ĐHQG TP HCM

ng y th ng năm 201

Thành phan Hội đồng d nh gi lu n văn thạc s gồm:

(Ghir h ,tên,h chm,h c vị của Hội đồng ch mb o vệ lu n văn thạc s )

X enh n của Chủ tịch Hội đồng đ nh gi LVv Trưởng Khoa qu nI chuyên

ngành sau khi lu n văn đ du cs a chữa (nêu có).

CHỦ TỊCH HỘI ĐÔNG TRƯỞNG KHOA

ĐẠI HỌC QUOC GIA TP.HCM CỘNG HÒA XÃ HOI CHỦ NGHĨA VIET NAM

TRƯƠNG ĐẠI HỌC BÁCH KHOA D cl p- Tự do - Hạnh ph c

OR KK _ _*#* _

NHIỆM VỤ LUẬN VĂN THẠC SĨ

H tênh cviên: Nguyễn Minh Hiéu MSHV: 7140378

Ng y, th ng, năm sinh: I4/01/1991 Noi sinh: Lâm Dong Chuyên ngành: Ki thu t Điện T M số: 60520203

I TÊN ĐÈ TÀI:

THIẾT KE VI MẠCH CHUYEN DOI A/D ĐA KENH, DANG LAI — PIPELINED SAR,

XỬ LY TOC ĐỘ CAO TREN CONG NGHỆ CMOS

Il NHIEM VU VÀ NOI DUNG:

- _ Thiết kế so đồ khối hoàn chỉnh kiến trúc mới Pipelined SAR ADC dành cho ứng dụng tốc độ cao, công su tth p với độ phân gi i tương đối.

- Thiét kế nguyên lý mạch mức CMOS và v tly cho kiến trúc Pipelined SAR ADC

- Do đạc và kiểm tra các thông số của Pipelined SAR ADC

HI NGÀY GIAO NHIỆM VỤ: 06/07/2015 -:

IV NGÀY HOÀN THÀNH NHIEM VU: 17/06/2016 -. :

V CÁN BỘ HUONG DẪN: PGS TS HOÀNG TRANG

TP HCM, ngày thang năm 2016

CÁN BỘ HƯỚNG DẪN CHỦ NHIỆM BỘ MÔN ĐÀO TẠO

(H tên và chữ ký) (H tên và chữ ký)

TRUONG KHOA

(H tên và chữ ký)

LOI CAM ON

Trong quá trình thi hiện dé tài lu nvănn y,emd gặp ph ir t nhiều khó khăn.Nhưng, du c s hướng dẫn t n tình và s[ tạo điều kiện thu n1 i của Thay HoàngTrang,emd dan dan tháo gỡ du cr tnhiều v n dé, qua đó có thé ho n th nh đề tàinày Viv y em xin g ¡ lời c m ơn chân th nh nh t tới Thầy Xin c m ơn Thay r t

nhiều!

Em xine mone c Thay trong Hội đồng lu n văn Thạc s đ có những nh n xét,đnhgi v góp hết sức chính xác và bổ ích để giúp em chỉnh s a và hoàn thiện

lu n văn của mình tot hơn Xin c mơn c c Thây r t nhiêu!

Em cũng xinc m ơn Bộ môn KL thu t Điệnt , Khoa Điện - Điệnt , Trường Dai

h c Bách Khoa TP HCM, [l don vị em đang công t c,đ tạo điều kiện thu nI i để

em có thời gian, thiết bị để thí c hiện dé tài lu n văn của minh

Và cudi cùng, em xin c m ơn gia đình v những người than đ luôn bên cạnh,

động viên, giúp đỡ về mặt tinh than trong quá trình th' hiện lu n văn n y

TP Hỗ Chí Minh, ng y th ng năm 2015

Tác gi lu n văn

Nguyễn Minh Hiếu

TÓM TẮT LUẬN VĂN THẠC SĨ

Tiếng Việt:

Trong những ứng dụng công nghệ cao ngày nay, tốc độ đ p ứng luôn là mộtđiểm quan tr ngv du c ưu tiên h ng đâu khi thiết kết Lúc này, những bộ chuyểnđổi tương tL¡- số với vai trò thí c hiện giao tiếp giữa thé giới thí c và thế giới số trởnên hết sức quan tr ng vì chúng quyết định tri c tiếp tốc độ hoạt động của toàn bộ hệthống Bên cạnh đó, khi nhu cầu về những thiết bi di động tang cao, tốc độ đ p ứngngày càng trở nên quan tr ng Dé dat đư c điều này, những vi mạch tương t' 'thiết kếtheo phương ph p full-custom đư c nghiên cứu, phát triển trở lại sau thời gian dàivăng bóng

Bộ chuyển đổi tín hiệu tương tL'- số là một dạng chip du c thiết kế trên nềnthiết kế vi mạch tương t¡full-custom Thông qua thời gian phát triển, đ có r t nhiéunhững kiến trúc với tốc độ cao du c đưa ra như Flash, Pipelined, Time-interleave,SAR Nổi b ttrong đóI kiến trúc lai pipeline SAR cho phép hoạt động 6n định, đ pứng tốc độ chuyền đổi r tcaov đặc biệtI độ chính x c cao hơn so với các kiến trúckhác khá nhiều Kiến trúc này phù h_p cho những ứng dụng tốc độ cao, nơi m công

su tlav n đề đư c đặt lênh ng đầu nhưng tính chính x c trong từng chuyền đổi luôn

đư c quan tâm, chú tr ng.

Lu n văn n y đề c p đến v n dé thiết kế bộ chuyển đổi tín hiệu tương tL sốdạng lai pipelined SAR trên nên công nghệ CMOS 45nm Trong b oc o để tài này,

lu n văn dé xu t một phương ph p 1! y mẫu mới di cùng với một kiến trúc so sánhmới với bộ tiền khuếch đại và chốt mới Bộ so s nh, cho độ I i khuếch đại cao vàbăng thông tín hiệu rộng hơn so với những kiến tric d đư c giới thiệu và phát triểntrong quá khứ Với những đ p ứng tốt đạt đư c, bộ so s nhđ mở rộng băng thôngcủa thiết kế chuyên đổi tương tL- số lên r t nhiều giúp cho thiết kế đưa ra rong dé tài

có thé so s nh đư c với hoạt động của các chip s n xu t ngoài thị trường Bên cạnh

đó, bộ so sánh hoạt động với công su tr tth p,cho phép kh năng tíchh p cao vào

những lõi chip dành cho những ứng dụng cầm tay

Thiết kế chuyển đối tương t' -số trong để t ¡ đư c thiết kế d' a trên việc ứng dụngphương ph p đường ống lên kiến trúc x p xi gần đúng cô điển C u trúc cho độ phân

gi i 10 -12 bits, tốc độ I y mẫu lên đến 1GSPs, tan số tín hiệu ngõ vào lớn nh t đạt100MHz với tầm điện áp từ 0 đến 1.2V Kiến trúc đưa ra có sai số ở vào mức ch p

nh n đư c, sai số phi tuyến INL/DNL vào kho ng 1/1.4 LSB Điện áp nguồn cung

c p1.2V với công su t tiêu thụ vào kho ng 90mW Kiến trúc đư c thiết kế theo đúngchuẩn thiết kế một chip tương tv du cthi€ trên trên nên công nghệ CMOS

English:

In the field of high-tech applications, speed performance plays an important role

in the design process Thus, the analog to digital converters (ADCs) which are the bridge connected analog — real world to the digital world, initially decide the operated frequency of a system on chip (SoC) Besides, when the demand to mobile usage improves rapidly, the speed performance becomes more important To solve this problem, the full-custom intergrated circuit is research and develop after a long- winded absence times.

Over the developed decades, there are many ADC architectures with high speed performance are publish and become standard in this field of design such as Flash, Pipelined, Time-interleave or SAR etc The pipelined SAR ADC emerged as a new hybrid architecture for high speed, high accuracy and more stability performance in comparison with other structures This hybrid ADC is suitable for field of high speed mobile application where requires not only low power but also the precise in each conversion.

This thesis introduces the design of hybrid pipelined SAR ADC based on 45nm CMOS process In this thesis, a novel method of sample and hold which utilized the device clock-frequency, and a comparator integrated a new pre-amplifier and dynamic latch; are presented The new comparator obtains high gain and large bandwidth compared to other architectures, this tends to the improvement of ADC performance so as to compare with market [Cs In addition, this comparator achieves

low power and small area which are most important requirement of mobile applications.

The design of pipelined SAR ADC based on the handle of pipelined method to conventional SAR architecture This structure obtain 10 — 12 bit resolusion with the sample frequency is about IGSPs over |OOMHz maximum input frequency The voltage swing achieves wide range from 0 to 1.2V The design without calibration method gain acceptable non-linear error INL/DNL is about 1/1.4 LSB With 1.2V power supply voltage, the total power consumption is approximately 90mW The design process follows the standard full-custom design flow with CMOS technology process.

LOI CAM DOAN

Tôi xin cam đoan rang:

M isố liệu và kết qu nghiên cứu trong lu n văn thạc s n yl ho nto n trung thí c và

chưa từng đư c công bồ trong b t kỳ công trình nào khác

Tác giả luận văn

Nguyễn Minh Hiéu

MỤC LỤC

9510/9)/6800.(0527.000007.)0812)1757 577 :‹-11 20

1.1 Giới thiệu ChUng - <5 + 0 0119.00.00 Họ Họ 20

1.2 ADC và ứng dụng tốc độ CaO - ¿6-5-5 3212331 12192121211112111111111111 0111111110111 1.116 21

1.3 Tình hình nghiên cứu trong V NGO 1 ƯỚC - 5 5G 3 193 1 9 ng ngư 24

1.3.1 Tổng quan các thiết kế bộ ADC mới nh t trên thế giới - + 22552 s+s+sscs2 24 1.3.2 Tổng quan các thiết kế bộ ADC trong nước ¿-:- + 25 522222 +£+EvEEcxexezszrersred 26 1.4 Muc án oi PP -‹-*51 27 5 8 (roi 01 1+1 27 1.4.2 Muc ti@u go 7 1 27 1.4.3 Nhiém vu oi 08 : 1AI 28 CHƯƠNG 2: TONG QUAN CHUYỂN DOI A/D TOC ĐỘ CAO - Street 31 2.1 Cơ b n về chuyển đổi A/D 5-5225 S2 1922123 112121921 1111212111 1111111111111 111.1 re 31 2.2 Tổng quan quy trình | y mẫ ¿- ¿2+ SE S2 SE2E9EEEEEEEEEEEEE 112121231 21212121 11.1 xe 33

2.2.2 Chong | 1 tín hiệU - ¿6 5E SE S2 2121921 3212121511 1121212121111211111 111210111111 c 35 2.3 Tổng quan quy trình lự ng (_ -2- 52552222121 3 3221212121221 1 2e cree 36 ZBL Sai s6 WW an HH 36 2.3.2.D nh gi sai SỐ lữ not ceecccccccccsccssscssssssesscscsessssesessssessssesesscsesessescssssesesssscssseseeesscseess 37 2.4 Các thông số đ nh gi bộ ADCiieccccccccccsssccssssesessescssesesessescsussesesecscsesscsessseseseseseesessseeeeeees 37 2.4.1 Các thông sỐ † nh - :- ¿125% SEE2 2121921 1211121511 11211121111121 1111111211111 1 11c 37 2.4.2 Các thông số động ¿+ 5% S1St 2321921 1212121111 11211111 1111211111111 110111111111 d 42 2.5 Những kiến trúc ADC tốc độ cao ¿+ +52 22121921 1212121811 11111211111211111 11.11 44 2.5.1 {i00 0002 -ÖdŒ 44 2.5.2 Kiến trúc Folding ADC - ¿5c 121921 1212121511 11211111 21111211111 111 110111111 ed 46 2.5.3 Kiến trúc Pipelined ADC - ¿522222 St 32121511 2121212121111211111 1111110111111 ce 47 2.5.4 Kién trtic SAR 0n nh -Ø+-11: 48

2.5.5 Kiến trúc Pipelined SAR ADC 6-5-5 22221 19212121111212111 2111210111111 re 50 2.6 Kh o sát, so sánh những kiến trúc A DC - ¿2 5222 22221921 1E12E121211 11212121211 51 CHUONG 3: THIET KE MÔ HINH HOAT DONG - tt 55 3.1 Tổng quan kiến trúc trúc ADC x p xỉ liên tiẾp - ¿5 222222 £E+E£E+EEE2EeEvrkrrrrerrerres 55 3.1.1 BOL y mau 0c 0n a ^: 56

3.1.2 Bộ so sánh -.- cc c0 0001111 n HH HH TH TT CC C0 9 69555 57

3.1.3 Bộ chuyén đổi tương tL+số (DAC) ccccccccecscsccescscssescscsssesssscscscscsssscscscssssssssessesssesens 57

3.1.4 Bộ thanh ghi dịch (SAR ÏOBIIC) - - <0 23 09H TH Họ ng 58

3.1.5 Bộ chuyển giá tri đữ liệu ra ngoài ¿- - ¿©2252 S221 22123 112121212111 2111 1111.111 te 59 3.2 Tổng quan kiến trúc rời rac hóa thời gian ADC x p Xi liên tiẾp - eeeseseeneeee 59 3.3 Kiến trúc Pipelined SAR ADC woccceccccccsccsesssssssssesesecscsssssesscscsusscsesscsesesucsesesesesessessesssesneaeeees 63 3.4 Mô hình hóa bằng ngôn ngữ Verilog-A vcccccssssescsscsessssesessssessesesesscsessesesesseseseseseeseseseeaeeees 65

3.4.1 Mô hình hóa bộ SAR ADC - - G0 HH ng 66

3.4.2 Mô hình hóa bộ Time-Interleaved SAR ADC ou cece ccccesceecccceccceeseeecccceeeueesseesceeees 67

3.4.3 Mô hình hóa bộ Pipelined Time-Interleaved SAR ADC cà se ó8

3.5 V n dé phát sinh trong k[!thu t rời rac hóa theo thời gian :- 2 2-5 25s ss+secse: 70

3.5.1 SLichênh lệch OfÍẨS€( - - - + c0 0111111110131 111111110115 1111111 vn TH te 70

3.5.2 SLc chênh lệch dO Ì 1 - - <6 E2 1E E23 E93 E193 1900110 ngờ 72

3.5.3 Sat lệch xung CÍOCÍK «5c 00 0 nọ nọ nh 74

3.5.4 SL'chênh lệch băng thông -G- <3 E909 HH ng 76

B.S.5 Jitter e 77

3.6 D&c t kLithu t cho để tai ec eececseesssessseesssecsseessueessnessutessnessssessuesseessusesseeesnsessseess 77 E10 0 8 -14iiig 77 3.6.2 Tần số hoạt động :- ¿1222211221 11 1219212121111 21011112111110111 0111110111111 crdk 78

3.6.3 DO phan in nh eee 78

3.6.4 Dién Ap toan 0P “1+1 78

3.6.5 Công su t hoạt Ộng -G- <0 Họ Họ 79

3.6.6 Sai số tuyến tính và sai số phi tuUyẾn - ¿2+ ¿©2922 SE+EE2E SE 2122121111112 cree 79

4.2.1 Bộ so sánh -cc c0 H000 11H11 nn HH TH TH TH TH cv TH C vy 82

4.2.2 Bộ chuyển đổi số tương tlee.ccceccccccsccsesesssscsssesesscscsssssesssscsessesesscsessssseseeesscsesssseesseaes 90

4.2.3 BO SAR LOBIC 6 e 92

4.2.4 B61 y mau (Sample and Hold) ccccccscscscsssssssscsesescsesescsesescsesescssssesesesessseseseseatscseacseses 93

4.2.5 Toàn bộ SAR ADC, - - HH nọ Họ Họ 94

4.3 Thiết kế nguyên lý bộ Time-interleaved SAR ADC w.eescececcssssesessssssssssessesescesesesesssssessseseeeees 95 4.3.1 BO don kémh 6 00 in 95

4.3.2 BO tạo XUN T€S€Í G9 TH T000 999 97

4.3.3 BO dom Xung CLOCK oo ắ 98

4.3.4 Toàn bộ Time-interleaved SAR ADC c- Q11 1111001 11v nu ren 99

4.4 Thiết kế nguyên lý bộ Pipelined Time-interleaved SAR ADC wo.ceccscsccsesssssssssesesssseseesesessens 100

4.4.1 Bộ Time-Interleaved SAR ADC O - -c- G011 H112 HH HH HH ng nu ng 100

4.4.2 Bộ Time-interleaved SAR ADC 180 TQ n1 HHH HH H1 nh nen 101

4.4.3 Bộ dồn kênh multi data processing c.ccccccsscssssesessescssssesessescssssesesscscssscsesecsescsscsesesesees 103

4.4.4 Toàn bộ Pipelined Time-Interleaved SAR ADC .- HH ng 104

4.5 Thiết kế các mạch 1U 1n lý ¿- ¿5 2 S£+E92ESE£E£EEEESEEEEEEEE3252121 2112111 111 1111 re 105 4.5.1 Thiết kế công tắc truyền nh n ¿2-6-5525 2222292123213 2521521 211112112111 105 4.5.2 Thiết kế mach tạo xung không trùng lặp ¿5 + 25552 22+E+2££E+Ee££EvEevxrxerersrree 108

“S60 0.11 110 CHUONG 5: KET QUA VA THẢO LUẬN - 5< + SE TS 11111 11 1111111101111 1x rree 119

5.1 Bộ SO sánh - - c s20 0000201011 1010350 111110 91H HT TH TH C0 C90 63% 119

5.1.1 Bộ tiền khuếch đại - ¿5% 2121921121921 21211 1121211211111 211111 111.1111111 1 119 5.1.2 BO nai 120 5.2 Bộ chuyển đổi số - tương {_L 6-5-5: 25c S221 3921 19112121911 112111211111 11.1101 1111 110.1 re 123

5.3 BO SAR LOSIC oo 124

5.4 BOL y Mau veececcccccsccscscscsescsssessssesescscsescscsescscsesessvssesesssesessssscscsesescscssacsescscssseseseseseseseeeeeees 125

5.5 Toan bO 7 v09 14 HH 126

5.6 Bộ Time — Interleaved SAR ADC - - c2 11111111001 1111111111 1n ng 129

5.7 BO Pipelined Time — Interleaved SAR ADC Gv 132

5.7.1 Dac tuyén 68910: 01077 132 5.7.2 Sai lo isẲỈẲẢẲẦẢẢ 134 CHƯƠNG 6: KET QUA VÀ THẢO LUẬN 5 5+ + ST T111 1110111111111 11 1 1x rree 138 8< 0Š ‹-15 HH 138 6.2 Hung phat trim 017771 139

DANH MỤC HÌNH ANHHình 1.1 Sơ đồ khối bộx lý tín hiệu cơ b n

Hình 1.2 Kiến trúc hệ thông thu siêu cao tân cô điển

Hình 1.3 Kiến trúc thu siêu cao tan với phương ph p số hóa tre tiếp trung tan.

Hình 1.4 Kiến trac tưởng về một hệ thống Software Radio| y mẫu ở cao tan.

Hình 1.5 Sơ đồ khối của một bộ dao động ký số

Hình 1.6 Sơ đồ khối cơ b_n bộ lái của LCD

Hình 1.7 Lưu đồ thiết kế và tối ưu IC Analog theo phương ph p đặc chế hoàn toàn (Full-Custom Design)

Hình 1-2 Sơ đồ phân lớp quy trình chuyển đổi A/D

Hình 3-2 Mối quan hệ giữa tần số tín hiệu và tần số nh

Hình 2-3 Sos nh phương pháp I y mẫu dưới mẫu, I y mẫu quá mẫu val y mẫu Nyquist

Hình 2-4 Duong chuyền đổi l tưởng của bộ ADC 3-Bit

Hình 4-5: Sai số offset của bộ chuyển đổi A/D

Hình 2-6: Sai số toàn tam của bộ chuyền đổi A/D

Hình 2-7: Sai số offset và sai số fullscale trong chuyển đôi A/D

Hình 2-8: Sai số tuyến tính DNL

Hình 2-9: Sai số phi tuyến INL

Hình 2-10: M t mã trong quá trình chuyền đối

Hình 1-11: Dạng pho khi chuyển đổi FFT của các mã khi tín hiệu vào là sóng sin với Vpp toàn tam

Hình 2-12: Sơ đồ khối kiến trúc Flash ADC

Hình 2-13: Nguyên lý the hiện k['thu t Folding a) Sos nh ngưỡng cố định cách kho ng Vref/4 b) So

sánh s dụng kL!thu t Folding c) Kiên trúc bộ ADC g p cơ b n.

Hình 2-14: Sơ đồ khói kiến trúc Pipelined ADC

Hình 2-15: So đồ khối kiến trúc SAR ADC

Hình 2-16: Sơ đồ khối kiến trúc Pipelined SAR ADC

Hình 2-17: So sánh về mặt năng lư ng giữa các kiến trúc ADC, m u đỏ đại diện cho kiến trúc mới

Pipelined SAR còn lại là những kiên trúc ADC kh c C c đường màu xanh liên n t đại diện cho biên FoMW tương ứng 5fJ/bước chuyên đôivà FoMS 175dB.

Hình 2-18: So sánh về nhiễu gi a các kiến trúc ADC, đường m u đỏ liền đại diện cho biên nhiễu Jiiter

Ipsrms v đường đứt n t đại diện cho biên nhiêu 0 [psrms.

Hình 2-19: So sánh hệ số FoMS của các kiến trúc ADC, đường m u đen đứt n t đại diện cho đường biên

hệ sô FoM của các công trình nghiên cứu từ 1997 đên 2015

Hình 1-5 Hoạt động của c u trúc SAR

Hình 1-6 Sơ đồ khối của bộ A/D theo kiến trúc x p xỉ liên tiếp

Hình 1-8 Mô hình DAC dùng dòng

Hình 1-9 Mô hình DAC dùng m ng tụ nhị phân

Hình 1-10 Thanh ghi x p xi liên tiếp N-bit

Hình 1-11 Hoạt động bên trong của bộ SAR_ADC 6bit với các tín hiệu ngõ ra EOC và tín hiệu ngõ vào Vsample

Hình 1-12 Gi n đồ hoạt động của bộ SAR ADC theo phương rời rac hóa theo thời gian

Hình 1.13 Phân bố xung Reset cho bộ SAR ADC

Hình 1.14 Lưu đồ gi i thu t cho khối Data Processing N-bits

Hình 1.15 Bộ SAR ADC theo phương ph p rời rạc hóa thời gian

Hình 1.16 Phân bố dữ liệu cho bộ chuyên đổi ADC

Hình 1.17 So đồ khối bộ chuyền đổi Pipelined SAR ADC da rời rac hóa theo thời gian

Hình 1.18 Lưu đồ gi i thu t cho bộ multi DATA processing

Hình 1.19 Sơ đồ mạch bộ ADC theo c u trúc SAR

Hình 1.20 Mạch kiêm tra hoạt động của bộ ADC

Hình 1.21 Kết qu khi dang sóng đưa v oh m ramp

Hình 1.22 Bộ ADC đơn gi n theo c u trúc rời rac hóa theo thời gian

Hình 1.23 Kết qu khi dang sóng đưa v oh m ramp

Hình 1.24 Sơ đồ mạch bộ ADC theo c u trúc đa rời rạc hóa thời gian

Hình 1.25 Kết qu khi dang sóng đưa v oh m ramp

Hình 1.26 Tan số 1 y mẫu của bộ ADC

Hình 1.27 Kết qu khi dang sóng đưa v oh m sin (Vp-p=0-1.8; f = I0MHz)

Hình 1.28 Sai số offset trong bộ Time-Interleaved ADC

Hình 1.29 Phổ của dạng sóng khôi phục khi đi qua bộ Time-Interleaved ADC với sai số offset khác nhau Hình 1.30 Sai số độ l i trong bộ Time-Interleaved ADC

Hình 1.31 Phổ của dạng sóng khôi phục khi đi qua bộ Time-Interleaved ADC với sai số độ l i khác nhau Hình 1.32 Phân bố tụ và trở kí sinh trong thiết kế v t lý

Hình 1.33 Š: lệch xung clock c p vào mach

Hình 1.34 Lệch xung clock trong bộ Time-Interleaved ADC

Hình 1.35 Phổ của dạng sóng khôi phục khi đi qua bộ Time-Interleaved ADC với sĩ lchênh lệch xung

clock

Hình 1.36 Sai lệch băng thông trong bộ Time-Interleaved ADC

Hình 1.37 Đồ thị đặc tuyến vào ra của bộ sos nh không tưởng

Hình 1.38 Mô hình Latch Comparator

Hình 1.39 Mach Latch Comparator

Hình 1.40 Dinh thời xung clock trong hoạt động của bộ SAR ADC

Hình 1.41 Tang tiền khuếch đại của mạch so sánh

Hình 1.42 C u tạo của một tầng tiền khuếch đại

Hình 1.43 C u trúc mac cặp NMOS theo kiêu cross-gate

Hình 1.44 Mach Regenerative Latch

Hinh 1.45 Mach SR Latch

Hình 1.46 C u tạo bộ DAC

Hình 1.47 M ng tụ nhị phân 2C-1C từ tụ MIM

Hình 1.48 Bộ điều khiển bit

Hình 1.49 Mach SAR logic 4BIT don gi n

Hinh 1.50 Mach SAR logic

Hình 1.51 Mach! y mau

Hình 1.52 Mach ADC theo kiến trúc SAR

Hình 1.53 Bộ dồn kênh data_processing

Hình 1.54 Bộ tạo xung reset Rst_generator

Hình 1.55 Hoạt động của bộ rst_generator

Hình 1.56 Thanh phan cơ b n của bộ đệm xung clock

Hình 1.57 Bộ đệm xung clock Clk_buffer_ADC

Hình 1.58 Bộ SAR ADC theo kiến trúc rời rạc hóa theo thời gian

Hình 1.59 Bộ SAR ADC rời rac hóa theo thời gian ở vi trí 0

Hình 1.60 Hoạt động của bộ reset_generator_phase180

Hình 1.61 Mach tạo xung reset ở vị trí 180

Hình 1.62 Phân bố xung clock c p cho 2 bộ SAR ADC 0 và 180

Hình 1.63 Bộ chia xung clock phase 0

Hình 1.64 Bộ chia xung clock phase 180

Hình 1.65 Bộ SAR ADC rời rac hóa theo thời gian ở vị trí 180

Hình 1.66 Bộ dồn kênh multi_ data_processing

Hình 1.67 C u tạo của bộ Multi Time-Interleaved SAR ADC

Hình 4.32 Kiến trúc công tac Dummy

Hình 4.33 Thay đổi điện áp Vout - Vin của công tắc Dummy

Hình 4.33 Kiến trúc công tắc Modified Bulk

Hình 4.34 Thay đổi điện áp Vout - Vin của công tắc Modified Bulk.

Hình 4.35 Kiến trúc mạch Non-Overlaping.

Hình 4.36 Tri hoãn tạo xung clk và clk* từ xung clki thông qua bộ Non-Overlaping.

Hình 4.37 Thiết kế v t lý cho bộ buffer clock

Hình 4.38 Thiết kế v t lý cho bộ D flip flop set và reset

Hình 4.39 Thiết kế v t lý cho bộ chia xung clock

Hình 4.41 Thiết kế v t lý cho bộ Ï y mau

Hình 4.42 Thiết kế v t lý cho bộ tiền khuếch đại

Hình 4.43 Thiết kế v t lý cho bộ Latch

Hình 4.44 Thiết kế v t lý cho bộ so sánh

Hình 4.45 Thiết kế v t lý cho bộ điều khiến bit

Hình 4.46 Thiết kế v t lý cho bộ SAR logic

Hình 4.47 Thiết kế v t lý cho bộ DAC

Hình 4.48 Thiết kế v t lý cho bộ SAR ADC

Hình 4.49 Thiết kế v t lý cho bộ toàn ADC

Hình 1.68 Mạch kiêm tra hoạt động của khối tiền khuếch đại

Hình 1.69 Đặc tính tần số của mạch tiền khuếch đại

Hình 1.70 Mạch kiêm tra hoạt động của khối so sánh

Hình 1.71 Kết qu dạng sóng ngõ ra của khối so sánh

Hình 1.72 Kết qu dạng sóng ngõ ra của khối so sánh

Hình 1.73 Công su t tiêu tốn của bộ so sánh

Hình 1.74 Mạch kiêm tra hoạt động của khối DAC

Hình 1.75 Kết qu dạng sóng ngõ ra của khối chuyền đôi số tương tỉ]

Hình 1.76 Mạch kiêm tra hoạt động của khối SAR logic

Hình 1.77 Phân bố tín hiệu trong bộ SAR logic

Hình 1.78 Mạch kiêm tra hoạt động của khối | y mau

Hình 1.79 Kết qu | y mẫu với tín hiệu là ham ramp

Hình 1.80 Mạch kiêm tra hoạt động của bộ SAR ADC

Hình 1.82 Dạng sóng ngõ ra khi tín hiệu vào là OV

Hình 1.83 Dạng sóng ngõ ra khi tín hiệu vào là 1.2V

Hình 1.84 Công su t tiêu tốn theo thời gian của bộ SAR ADC

Hình 1.85 Mạch kiêm tra hoạt động của khối tạo xung reset

Hình 1.86 Phân bố xung reset của khối tạo xung

Hình 1.87 Mạch mô phỏng kiểm tra hoạt động của bộ Time-Interleaved SAR ADC

Hình 1.88 Kết qu mô phỏng khi dạng sóng ngõ vào là hàm ramp

Hình 1.89 Tốc độ 1 y mẫu của kiến trúc ADC

Hình 1.90 Công su t tiêu tốn bộ chuyên đổi A/D 1GS/s

Hình 1.91 Mach mô phỏng hoạt động bộ pipelined Interleaved SAR ADC

Hình 1.92 Kết qu mô phỏng khi dạng sóng ngõ vào là hàm ramp

Hình 1.93 Tốc độ I y mẫu của kiến trúc ADC

Hình 1.94 Công su t tiêu tốn bộ chuyển đổi A/D 2GS/s

Hình 5.28 Sai số phi tuyến INL, DNL với tín hiệu dang Ramp.

Hình 5.29 Sai số phi tuyến INL, DNL với tín hiệu dạng Sine 1OOMHz.

Hình 5.30 Sai số phi tuyến INL, DNL với tín hiệu dạng Ramp.

DANH MỤC BANG

ng 2.1: B ng so sánh tổng h p thiết kế Pipelined SAR ADC từ 2010 đến 2015

ng 1.1 B ng thíic thi của bộ SAR

ng 1.2 B ng tom tắt giá trị linh kiện MOSFET trong thư viện GPDK45nm

ng 1.3 Dact kLithu tly thuyết của bộ ADC trong đề tài

ng 1.4 Thông số cơ b_n của thư viện GPDK 45nm

ng 1.5 Thông số mô hình MOSFET trong thư viện GPDK45nm

ng 1.6B ng giá trị kích thước mạch Pre-amplifier

ng 1.7B ng giá trị kích thước mach latch

ng 1.8B ng hoạt động của mach SR Latch

ng 1.9B ng giá trị kích thước mạch đệm

ng 1.10B ng giá trị kích thước mạch TG

ng 1.11 B ng các ngõ vào của mạch mô phỏng hoạt động khối DAC

ng 5.2 Đặct ki thu t của bộ Pipelined SAR ADC

ng 5.3 So sánh với các kết qu nghiên cứu khác

DANH MỤC TU VIET TAT

Từ viết tat Gi i thích

CMOS Complementary metal—oxide—semiconductor

A/D-ADC Analog/Digital converter

DSP Digital Signal Processing

SAR Successive Approximation Register

IC Integrated Circuit

TG Transmission Gate

LSB Least Significant Bit

MSB Most Significant Bit

DRC Design Rule Check

LVS Layout Versus Schematic

DNL Differential Non-Linearity

INL Integral Non-Linearity

SNR Signal-to-Noise Ratio

SINAD Signal-to-Noise and Distortion Ratio

THD Total Harmonic Distortion

SNDR Spurious Free Dynamic Range

FoM Figure Of Merit

GS/s Giga Samples per Second

CHƯƠNG 1: MỞ ĐẦU LUẬN VĂN

1.1 Giới thiệu chung

X lý tín hiệu đư cs dungr t phố biến trong nhiều môi trường ứng dụng khácnhau như âm thanh, điều khiến, viễn thông và ngayc_ đến các hệ thống y sinh Mộttrong những v n dé du c đặt ra là cần ph i chuyển đổi những tín hiệu tôn tại dướidạng đời the còn du c g i là tín hiệu tương tLsang tín hiệu số để có thé x lý mộtcách dễ d ng hơn Bộ chuyển đổi tín hiệu tương tí /số, chuyển đối A/D hay ADCthường có mặt trong hầu hết các hệ thống x_ lý tín hiệu ngày nay với chức năng thi c

hiện giao tiệp giữa “thê giới tương tL?’ và “thê giới sô”.

Trong hình 1.1 môt sơ đồ khối và hoạt động của một hệ thống x_ lý tín hiệu số

cơ b n Đầu tiên, tín hiệu đầu vào ( tần số Fy) ở dạng tương tL đư c đưa qua một bộ

1 c để loại bỏ hài tần số cao nhằm mục đích chính 1 tr nhx y ra hiện tư ng chồng

1 n phố tín hiệu Sau đó, tín hiệu du cl y mẫu tại tần số Fs , đồng thời tín hiệu l ymẫu rời rac du clu ngt hoa thông qua bộ chuyển đổi tín hiệu tương tL sang tínhiệu số Tại đầu ra của bộ trên, tín hiệu dạng số du cx lý thông qua bộx lý tínhiệu số Cuối cùng, tín hiệu saux l duc chuyển đổi lại về dạng tín hiệu tương tlbăng bộ chuyền đổi tín hiệu số sang tín hiệu tương tLiva sẽ đư c làm phang bang bộ

| ctái c u hình trước khi đưa vos dụng.

Hình 95.1 Sơ đồ khối bộ xử lý tín hiệu co bản

Khi công nghệ thiết kế CMOS ngày càng phát triển, kích thước của cá transistortrở nên nhỏ hơn đi kèm theo tốc độx lý của các bộx_ lý tín hiệu số ngày càng caovới yêu cau hiệu su t tín hiệu ngày càng tốt thì những nh hưởng của các ký sinh gây

nhiêu và việc nâng cao tan sô tín hiệux | ng ye ng đư c chú tr ng hơn Việc tôi

ưu hóa thiết kế nhiễu và loại bỏ các tụ ký sinh bên trong lõi vi mạch đối với nhữngthiết kế số là khá phức tạp Chính vì v y, những thiết kế dạng tương t dang du cchú tr ng phát triển trở lại trong những năm gan đây, đặc biệt trong những ứng dụngđòi hỏi tốc độ cao Cũng theo trên, trong một hệ thống hoàn chỉnh thì việc tối ưu hiệu

su t thiết kế thường rơi v oc c thiết kế tương tm trong đó c c vi mạch pho biến

nh t là bộ ADCv_ DAC Như v y, việc thiết kế một vi mach ADC lar t quan tr ngtrong quá trình xây ding một hệ thống x lý tín hiệu hoàn chỉnh

1.2 ADC va ứng dụng tốc đ cao

Trong những năm trở lại day, c c ứng dụng không day, di động liên tục đư c phát

triển khiến những bộ ADC với yêu cầu tốc độ cao nhăm mục đích mở rộng tầm ứngdụng, trở nên hết sức quan tr ng trong những hệ thống x lý tín hiệu phức tạp Một

ví dụ điển hình cho gi thuyết trên là hệ thống thu tín hiệu không dây với kiến trúc

cô điển đư c cho như trong Hình 1.2 [1] Toàn bộ hệ thống du c chuyển đổi xuốngtrung tan (IF) trong miễn tín hiệu tương tL'trong khi các bộ ADC du cs dụng để

| y mau tín hiệu ở băng thông nền Mặc dù kiến trúc thu nói trên cho phép | y mẫu ởtần số th p nhưng không còn phù h p cho những ứng dụng hiện dai vì sĩ bùng nỗcủa xu hướng tíchh p vi mạch dé gi m tối đa qu trinhx lý tín hiệu với những linhkiện ngo i chip như bộ I c tần số nh Để gi i quyết v n dé này, kiến trúc số hóatrung tần đư c đưa ra như trong Hình 1.3 Theo đó, qu trình đối tần từ cao tần (RF)xuống trung tan (IF) vẫn du cx lý trong miền tương tL nhưng qu_ trình chuyển đổi

từ trung tần xuống băng thông nên đư c số hóa toàn bộ trong một vi mạch DSP Việc

s dụng những kLithu t tăng tốc độ 1 y mẫu trong quá trình chuyển đôi trương tỉ

'-số giúp cho việc | y mẫu tr c tiếp ở trung tan trở nên hoàn toàn kh d Tần '-số I ymẫu cũa bộ ADC lúc n y đư c đặt bằng bốn lần tần số trung tâm IF nhằm mục tiêuđơn gi n hóa kiến trúc số của bộ dao động nội và bộ chuyển tần từ IF xuống băngthông nên Mặc dù yêu cau tốc độ I y mẫu cao (kho ng trong tầm từ chục đến tramMHz [1]), nhưng nhiều chức năng kh ctrongmiềnx | tươngt'lđ du cx ly trongmiễn số khiến quá trình mở rộng kh năng tíchh p du c dễ dang, thu n!1 ihơn

Tương Ty <———— | —> s

RF xuống IF Xử ly IF xuống Baseband : Baseband

Hình 1.3 Kiến trúc thu siêu cao tan với phương pháp số hóa trực tiếp trung tan.

Tiếp tục mở rộng tưởng, thiết kế mộ bộ ADCLI y mẫu tri tiếp ở cao tần là khthi Lúc này, bộ ADC sẽ đặt ngay sau bộ khuếch đại nhiễu th p (LNA) val y mautrí e tiếp ở cao tần Đồng thời, toàn bộ quá trìnhx lý trung tan sé đư ctíchh p trongmột lõi DSP tốc độ cao Hình 1.4 môt_ một hệ thống với tên g i là Software Radio

ứng dụng thu nh n tín hiệu trong những vi mach thu ph t không dây trong trương lai.

Hiện tại, những ứng dung này van đang tiếp tục đư c nghiên cứu vì bộ ADC đòi hỏitốc độ | y mẫu cle cao (nằm trong tầm GHz)

Bên cạnh đó, c c dao động ký SỐ cũng yêu cầu những ADC có tốc độ cao Thiếtbin y bao độ một khối mạchx | điều kiện, mộ ADC tốc độ cao, một bộ nhớ đệm

và một hệ thống hiển thị cho như trong Hình 1.5 R t nhiều c c dao động ký SỐ Sdụng kL'thu tl y mẫu thời hang từ một mạch | y mẫu tốc độ cao trong một kho ngthời gian nhỏ nhằm mục đích | y mẫu những tín hiệu có băng thông nằm trong tamGHz Mặt khác, xung clock | y mẫu trong những mạch này có thé ch m nhăm | y

dw c vai tram triệu mẫu trong một giây Nhăm tránh x y ra những hiện tư ng chong

| n va phân kỳ, những ADC thuộc dạng Nyquist du cs dụng trong trường h p này.

Đồng thời, dé nâng cao độ chính x c trong qu trình đo đạc, độ phân gi i cao vàokho ng I0— 12 bits cũng | một trong những yêu cầu quan tr ng đối với e e dao động

Clock Hệ quét ngang

Hình 1.5 Sơ đồ khối của một bộ dao động ký số

Những ADC tốc độ cao còn đư c ứng dụng trong các thiết bị hién thị tinh thélỏng (LCD) Không giống như hiền thị chiếu tia (CRT) các thiết bi dung LCD can cómột mạch lái tín hiệu số, trong khi nguồn của các video lại là dạng tín hiệu tương t' Như v y,những ADCs du cs dụng để chuyển đổi tín hiệu hình nh 6 dạng tươngtL'sang tín hiệu số ở dang pixel dé có thé điều khiến đư c như trong Hình 1.6 Tùythuộc v o độ phân gi i của LCD mà chuyền đổi này can thỏa mãn quá trình | y vẫu

từ vài chục triệu đên vai tram triệu mâu với độ phân gi i vào kho ng 8 — 12 bits.

NS "Ì 40K

Hình 1.6 Sơ đồ khối co bản bộ lái của LCD

1.3 Tình hình nghiên cứu trong và ngoài nước

Vi mạch ADC d du c thé giới phát triển thiết kế từ c e đây gần 43 năm Bắt đầu

từ vi mach dau tiên là thiết kế ADC nhanh của hãng Analog Devices vào th p niên

70 Từ đó đến nay các s n phẩm ADC trên thế giới đ ph t triển r t nhanh chóng và

chia làm nhiều kién trúc khác nhau.

1.3.1 Tổng quan c c thiết kếb ADC mới nhất trên thế giới

Trong những năm gan đây, có r t nhiều những nghiên cứu về bộ chuyển đôi A/Dtrên thế giới, đa phần đều t p trung chủ yếu vào việc tăng tốc độ đ p ứng, tan số l y

mẫu v độ phân gi i Theo đó, có kh nhiều các kiến trúc ADC áp dụng những k'thu t mới nhăm mục dich gi i quyết những v n dé nêu trên du c các nhà nghiên cứuđưa rav ph t triển Đến thời điểm hiện tại dường như c c kiến trúc đều t p trungvào nâng cao tốc độ I y mau và số bit phân gi i của các bộ ADC Kiến trúc pipelined

v SARdu cs dụng phố biếnhơnc trong các thiết kế Tác gi Sai và Chandramani[2] đưa ra mô hình MATLAB c u hình pipeline 12-bits 4 tangs dụng c u trúc sosánh nhanh 3-bits | y mẫu với tan số 4 GS/s ứng dụng k thu t rời rac hóa dành cho

bộ truyền tín hiệu 60GHz Song song với thiết kế trên nhóm tác gi Satterberg [3]xây ding thiết kế pipelined cho ph p độ phân gi i 14-bits và hoạt động với tốc độ2.5GS/s, kién trúc này cho tỉ số SFDR khá cao vào kho ng 78dB Đối với các thiết

kế bộ SAR ADC lại t p trung nâng cao độ phân gi i tác gi Kapusta [4] đưa ra e uhình SAR 14-bits 80 MS/s tỉ số tín hiệu trên nhiễu đạt 73.6dB và công su t31.lmW

Tương tL Inhư trên, nhóm † c gi Janssen, Doris và Murroni [5] lại t p trung vào nâng

cao tốc độ hoạt động băng k thu trời rac hóa thời gian cho rac u hình SAR 11-bitshoạt động với tốc độ 3.6GS/s trên nền công nghệ 65nm

C ck thu tmới cũng đư c áp dụng vào các thiết kế cô điển trong đó nổi b t là

k thu t rời rạc hóa thời gian cho phép nâng cao tốc độ hoạt động của các bộ ADC.Tac gi Satterberg [3] d s dung 8 đường chuyén đôi dé đưa tốc độ hoạt động của

bộ ADC lên 2.5 GS/s mà vẫn đ mb o số bit phân gi 1 đạt 14bits Bên cạnh đó, việcứng dụng c u hình Hybrid vào các thiết kế trong bộ chuyên đổi cho phép nâng cao

độ phân gi i của các bộ chuyển đối Hiện tại c u hình Hybrid đư c ứng dụng khánhiều vào các thiết kế mới Tuy nhiên, với xu hướng tích h p các kiến trúc tác giChun C Lee và Michael P.Flynn[6] đưa ra c u hình SAR kết h_ p mắc pipeline haitang để gi i quyết một trong các v n dé của các bộ Pipeline ADC là diện tích của cácthiết kế Bộ SAR-Pipelined có diện tích 0.16mm2 v độ phân gi i 12 Bits Bên cạnh

đó,t cgi S Ren và J Emmert [7] cũng đưa rac u hình SAP ( SAR-Pipelined) hoạt

động với tần số r t cao dat 375 MHz Về mặt nguyên lý thiết kế bộ SAP có thé gi iquyết đư c hai như c điểm của hai bộ SAR và bộ Pipeline là tần số hoạt động th p

và diện tích các thiết kế khá lớn

Ngoài các thiết kế theo c u trúc SAR và Pipeline thì các thiết kế kh e cũng du cphát triển Bộ chuyển doi A/D nhanh 8 bits đư c giới thiệu bởi nhóm tác gi WillySansen[8] có thé hoạt động trong vùng nhiệt độ th p từ 4.2K đến 300k Bộ flash ADC

n y du c thiết kế trên nền công nghệ CMOS chuẩn 0.7um v_ du c dành cho ứngdụng chuyên biệt Số bit phân gi i cao là việc thiết kế r t khó tối ưu trong c u trúc

flash, tuy nhiên, bô ADC trên ứng dụng công nghé cryogenic cho hoạt động r t chính

xác Bên cạnh đó, e ¢ thiết kế trong phân vùng tần số th p ứng dụng c u trúc >-Acũng đư c quan tâm r t nhiều Tác gi Omid Rajaee [9] giới thiệu c u hình điều chếHybrid Y-A Pipelined cho ph p nâng cao độ phân gi i với điều chế Y-Av t i phânphối lu ngt với c u hình pipelined kết qu đạt du c gi m tối đa c c nhiễu trongquá trình chuyên đổi đồng thời nâng cao độ 1 i chuyển đổi và tốc độ đ p ứng củaADC Từ đó, công su t tiêu tốn r t nhỏ và 6n định

1.3.2 Tổng quan c c thiết kếb ADC trong nước

Các thiết kế về vi mach, | i chip đặc biệt là các thiết kế theo hước Back-End vẫncòn khá mới đối với nên công nghiệp Việt Nam Tuy nhiên, trong những năm trở lạiđây, việc chú tr ng đầu tưv_ ph t triển công nghệ thiết kế vi mạch đ v đang du cchú tr ng hơn r t nhiễu Theo đó, những thiết kế về bộ ADC cũng d du ct ptrungphát triển nhăm đ p ứng những nhu câu thiết yếu của công nghệ mới

Tác gi Hồ Quang Tây [10] 1 người đi tiên phong trong qu trình thiết kế ADCcủa Việt Nam với s n pham thiết kế là bộ ADC 8-bit đư c thic hiện theo phươngpháp Pipeline dành cho ứng dụng x_ lý tín hiệu số Tại thời điểm đưa ra thiết kế vớitốc độ I y maul 50MPs đồng thời ứng dụng kiến trúc 1.5 bit/tầng cho phép 1 y mẫuvới tín hiệu đưa v ol 4MHz Các thiết kế dla trên nền công nghệ 250nm của hãngUMC cho hoạt động tương đối ôn định Về mặt thiết kế tuy còn nhiều hạn chế nhưng

đ tạo đư c bước khởi đầu cho quá trình nghiên cứu và phát triển sau này

Tiếp tục việc phát trién bộ ADC Pipeline du c tiép tục thi c hiện tại trường Dai

h c Bách Khoa thành phố Hồ Chi Minhv đưa ra thiết kế bộ Pipeline ADC 12 bit

Ngoài ra, một thiết kế theo phương ph p Delta-Sigma cũng đ đư c đưa ra tại trường

Dai H c KhoaH cT: Nhiên v o năm 2011.

1.4 Mục tiêu của đề tài

1.4.1 Mục tiêu tổng qu t

Với mục tiêu nghiên cứu và thiết kế một bộ ADC dành cho những ứng dụng tốc

độ cao Luân văn thle hiện dé tài Thiết Kế Vi Mạch Chuyén Đổi A/D dạng laiPipelined SAR, Xứ Lý Tốc D Cao Trên Công Nghệ CMOS Những thiết kế đ

có trong những năm trở lại đây hầu hết đều t p trung vào thu th p dữ liệu với cácthiết kế theo phương ph px p xi gần đúng liên tiếp (SAR), tăng tốc độ với kL'thu tđường ống (pipelined) vàx lý âm thanh, tiếng nói đối với những thiết kế theo kiếntrúc điều chế Delta-Sigma Tuy nhiên, trong nước vẫn chưa có đề tài nào nghiên cứu

và phát triển bộ ADC dành cho những ứng dụng đòi hỏi tốc độ cao như c c bộ thu

phát không dây hoặcx lý hình nh Chính vì v y,lu n văn thi c hiện nghiên cứu và

thiết kế bộ ADC theo phương pháp lai Pipelined SAR (còn g i là bộ SAP ADC) cóthé so s nh đư c với những thiết kế đi trước và phát triển thêm về mở rộng độ phân

gi icho bộ ADC.

1.4.2 Muc tiéu cu thé

Hién nay, tốc độ của các bộ ADC vẫn tiếp tục du c nghiên cứu vac i thiện CackL'thu t mới không những giúp tăng tốc độ đ p ứng mà còn gi m công su t tiêu thụliên tục đư c phát triển và giới thiệu, nỗi b tl xu hướng thiết kế kiến trúc lai với khnăng đạt đư c đồng thời ưu điểm của nhiều kiến trúc Đề tài lu n văn xoay quanh quátrình thiết kế bộ ADC từ mô hình toán h c và quá trình tối ưu tăng tốc độ cũng như

độ phân gi i và công su t Theo đó, mục tiêu cụ thê của dé tài bao gôm:

e Xây ding kiến trúc, mô hình toán h c bộ Pipelined SAR ADC và tối ưukiến trúc bang các ki 'thu t tăng tốc độ tăng độ phân gi i

e Xây ding mô hình verilog A cho bộ Pipelined SAR ADC để đưa ra đặc tk(thu t chi tiết cho từng khối mạch nội

e Xây di ng sơ đồ nguyên lý mức Transistor trên công nghệ CMOS cho bộ

Pipelined SAR ADC từ mô hình hoạt động | tưởng di h trên ngôn ngữ

Verilog A; Thi e hiện tối ưu kích thước đối với những khối mach đơn vịtrong thiết kế mạch Pipelined SAR ADC

e_ Xây ding thiết kế ở mức v t lý cho bộ Pipelined SAR ADC với lu t thiết

kế theo quy trình CMOS 45nm, tối ưu diện tích thiết kế từ quy trình tối ưu

kích thước của các linh kiện CMOS, tụ điện, điện trở.

e Th' c hiện mô phỏng đ nh hoạt động của ADC với d p ứng theo thời gian.

Đồng thoi doc c thông số thé hiện tính ch tv đặct ki thu t của bộ ADC

nhăm mục tiêu so sánh với những kiên trúc hiện tại.

1.4.3 Nhiệm vụ của đề tài

Nhiệm vụ của lu n văn đư c xây di ng di à trên việc thiết kế vi mạch theo phươngpháp Front-end và Back-end Bằng việc s dụng gi i thu t thiết kế chip theo phươngpháp full-custom Lu n Văn thi c hiện xây ding thiết kế bộ ADC x p xi gần đúng liêntiếp bao gồm c c bước thiết kế du cmôt như trong sơ đồ gi i thu t Hình 1.7 Tạibước đầu tiên ta th'c thiện x c định tín hiệu đầu v ov_ đầu ra của IC cần thiết kê.Trong đó bao gồm việc ta ph i xây ding du cb ng specifications ban đầu trong quátrình thiết kế Khi đ có du c những thông số cơ b n ban đầu n y dé thle hiện tínhtoán các thông số t nh cho IC cân thiết kế Trong gi ¡ thu tcòn g ¡ đây bước Hand

Calculation.

Tuy nhiên, việc tính toán bằng tay thường tốn khá nhiều thời gian, do đó, ta sdụng công cu Matlab dé viết c e chương trình mô phỏng đưa ra những thông số cơbnl tưởng để từ đó xây di ng mô hình hoạt động Ï tưởng cho mach cần thiết kế.Trong dé tài này,lu n văn s dụng một phương ph p mô hình hóa mới di a trên ngônngữ VerilogA (Verilog Analog) đề xây ding mô hình bộ ADC! tưởng Phuong ph p

s dụng VerilogA cho phép tiết kiệm về mặt thời gian mô phỏng đồng thời gần vớiquá trình thiết kế vi mạch hơn so với những công cụ khác Bên cạnh đó, việcs dung

mô hình | tưởng xây di ng trên ngôn ngữ n y cũng giúp cho qu_ trình tối ưu kiến

trúc của bộ ADC đư c dễ d ng hơn

Trong quá trình thí c hiện mô phỏng, kiểm tra các kết qu của từng khối nhỏ và

so sánh chúng với các thông số tính to nl tưởngm tad x c định ban dau Khi cáckết qu đ khớp tương đối, th'€ hiện vẽ layout cho từng khối Tùy thuộc vào côngnghê s dụng trong quá trình thiết kế mà có những niêm lu t cụ thé trong quá trình

layout Tuy nhiên, vẫn có những niêm lu t du c quy địnhI cob n mà ta buộc ph i

tuân theo trong quá trình vẽ đối với từng lớp thiết kế Một trong những bước hết sứcquan tr ng trong quá trình thiết kế là kiểm tra DRC và LVS hay cong il bước xu tcác ký sinh trong thiết kế v t lý Ở bước này, ta thle hiện mô phỏng dưới si it ¢ động

của những nhiễu ký sinh do tụ ve c điện trở phát sinh trong quá trình vẽ layout từ

đó ta thle hiện tối ưu e c thông số thiết kế sao cho chính x c Đối với từng vi trí của

CMOS trong quá trình th: c hiện layout sẽ cho ra những ky sinh khác nhau do v y

các kết qu sé dẫn đến si Isai lệch Từ đó, ph 1l ach n những vi trí thiết kế sao chothíchh p dé đ p ứng nhu cầu đưa ra trong thiết kế ban đầu với mục tiêu tối ưu hóa

diện tích và công su t hoạt động của IC.

Bước cuối cùng trong quá trình thiết kế là tap-out hay còn g il bước chế tao,các IC sẽ du c đưa đi s nsu t lần đầu và mang về kiểm tra lại các kết qu_ Việc kiểmtra các thiết kế đư c diễn ra trong phòng sạch v đo đạc bang các thiết bị chuyêndụng dé cho ra kết qu cuối cùng Kếtqu n y du c đem so s nh với specification đđưa ra ban đầu Nếu các kết qu phù h p thì IC sé du e đưa v os nxu t thành s nphẩm và tiêu thụ trên thị trường Thông thường, quá trình chế tạo và kiểm tra m t khánhiều thời gian vì đối với từng IC cụ thé yêu cau can thiết kế một mach PCB riêngbiệt trong quá trình kiểm ras n phẩm Do giới hạn về mặt thời gian cũng như giớihạn về c c thư viện thiết kế va giá thành s n xu t chip r tcao nên Lu n Văn chi dừnglại ở bước mô phỏng các thiết kế chứ không kiểm tra trên chip s n xu t

t

Choose Architecture and Allocated Buget

t

Malab Simulation

‡

Optimized Model Spec.Meet?

Transistor Level

Ỳ

Optimized Transistor Sizes

Ỷ 3" Block Circuit

Transistor Level

Ỳ

Optimized Transistor Sizes

Ỷ

Schematic Design

t

Circuit Simulation Spec.Meet?

Layout

Ỷ

Optimized Dimension;

DRC; LVS

1

ỶỲ 3" Block Circuit

Layout

Y

Optimized Dimension;

DRC; LVS

lỊ

Ỷ

Full Chip Layout

Ỷ

Post-Layout Simulation pec.Meet?

Fabrication Floor Plan

) Architecture

Development

Front — end Design

Back — end Design

) Fabritaion

Hình 1.7 Luu đồ thiết kế và tối uu IC Analog theo phương pháp đặc chế hoàn toàn (Full-Custom Design)

CHƯƠNG 2: TONG QUAN CHUYEN DOI A/D TOC ĐỘ CAO

Chương n y sẽ trình bay tong quan ly thuyết về bộ chuyên đối A/D Dau tiên, giớithiệu quy trình c e bước chuyển đổi A/D, các thông số đặc t ki thu t của một bộchuyển đổi ADC cơ b n Các thông số đặct ki thu tn y du c chia thành hai dangbao gồm các thông số tnhv_ thông số động Tiếp theo, lu n văn thle hiện kh o sátnhững nghiên cứu về ADC trong 5 năm trở lại đây nhằm phân loại các kiến trúc ADCtheo miền ứng dụng để có một cái nhìn tong quan về xu hướng thiết kế những ADChiện đại Từ kh os tn y, đặct kLithu t cũng như kiến trúc ADC kh thi sé du cILach n dé xây ding mô hình hoạt động tưởng trong chương 3

2.1 Cơ bản về chuyền đôi A/D

Tín hiệu Tương Tự

SO Ỉ

` an |

fo(t)——>| So |——> rt)

Tin hiéu SO

Hình 2-1 So do phân lớp quy trình chuyển đổi A/D

Chuyển đôi A/D là quy trình chuyển đổi tín hiệu ở dạng tương tL liên tục trở thànhtín hiệu số ở dạng chuỗi bit rời rac Quá trình chuyển đổi này chỉ có thé thle hiện

du ckhid mb otr i qua hai bước chuyển đổi bao gồm: L ymẫuv Lư ngt hóa.Tùy thuộc vào việc sắp sếp thứ tLie_e bước chuyên đối, người ta chia ra thành hai lớpbao gồm: Chuyển doi A/D 1 y mẫu tương tLiva Chuyển đối A/D I y mẫu số có thé

du c biếu diễn như sơ đô phân lớp trong Hình 2-1 Theo đó, đối với quy trình | y mẫu

số, tín hiệu fa(t) (có đ p ứng theo thời gian cho như trong đồ thị (1)) sẽ du c số hóathành fo(t)(3) với hàm truyền lu ngt hoa Q, trước khi đưa qua bộ I y mẫu số Sp đểthle hiện quá trình y mẫu số Phương trình chuyển đối đư c cho như (2.1)

fo,© = Sp{fo(t)} = Sp{Q{fa(o3} = Q{fa(t)} x » 6(t — nT) (2.1)

n=—0

Mặt kh c, đối với quá trình | y mẫu tương tL, tín hiệu dau vào fa(t) sẽ du c rời

rac hóa thông qua bộ | y mẫu tương tí 'theo thời gian Sa trở thành tín hiệu fs(t) (2),

tiếp theo, du c đưa qua bộ lu ngt hoa mức Q dé chuyên đổi thành tín hiệu dạng sốfo(t) (4) Theo đó, phương trình chuyển đổi đư c biểu diễn theo hàm (2.2)

Đối với hai quy trình chuyển đối A/D cho như trong hai phương trình (2.1) v

= 0f7(0 »

n=—oo

(2.2), mặc dù quy trình | y mẫu số dé th c hiện hơn nếu xét về mặt ly thuyết khi sosánh hai hàm truyền, nhưng hiện tại phương ph pn y không còn đư cs dụng nhiềutrong xu hướng tích h p hiện đại vì kh năng mở rộng độ phân gi i nhằm tăng độchính xác r t kém Mặt khác, quy trình | y mẫu tương tL yêu cầu bộ I y mẫu tốc độcao, việc thiết kế bộ n y du c xem là một trong những thiết kế khó nh t của vi mạchtương t¡ chuyền đối A/D tốc độ cao; đồng thời, công su t cing kh lớn vì yêu cầu s

dụng những c u trúc khuếch đại thu t toán đ p ứng tốc độ cao tương đối phức tạp.Tuy nhiên, phương ph pn y lại cho kh năng tăng tốc độ tốt và kh năng mở rộng

số bit dé dàng th' c hiện với nhiều ki thu t bố tr

2.2 Tong quan quy trình lấy mẫu

2.2.1 Tần số Nyquist

Một trong những lý thuyết quan tr ng nh t của quá trìnhl y mẫu chuyển đôi A/D

| ĐịnhL Nyquist Định lu t này dla trên định ngh a về tần số chuyển đổi Nyquist.Theo định ngh an y, tầm tần số trong kho ng từ không đến nữa tan số xung 1 y mẫu(fs/2) theo thời gian đư c dùng để x c định vùng Nyquist thứ nh t và tam tan số trongkho ng từn a tần số xung I y mẫu (#⁄2) đến toàn xung | y mẫu (fs) x e định vùng

Nyquist thứ 2, đư c biểu diễn như trong Hình 2-2

-£— Miễn 1° —>4— Mién 2"'——4—— Miễn 3 ——|4—— Miễn 4" —»|4—— — — —

Hình 2-2 Mối quan hệ giữa tan số tín hiệu và tan số ảnh

Theo đó, miên Nyquist thứ i” có thé đư c cho như trong (2.3)

Œ— 1)5< Miền Nyquist ¡th < us (2.3)

Từ miền Nyquist n y, c e phương ph p1 y mau du c phân loại bao gồm: L ymẫu Quá mầu ( Oversampling) , Ì y mẫu Đưới mẫu ( Undersampling), Ì y mauNyquist (Nyquist Sampling) C ¢ phương ph pI y maun y du c biểu diễn bởi dạng

song Sine cho nhu trong Hinh 2-3.

song sine đư c viết như sau:

Trong trường h p thứ hai, thời gian | y mẫu Ts3 du cl y d ihon so với chu kỳ

| y mẫu ngưỡng theo Nyquist Tần s61 y mẫu lúc này nhỏ hơn tân s61 y mẫu ngưỡng

Nyquist Quá trình l y mẫun y du cg ilal y mẫu quá mẫu (oversampling) thường

đư cs dụng trong các bộ ADC phân gi ¡ tiếng nói, âm thanh với tần số th p hoặc

ly mẫu ở băng nên (baseband)

Trong trường h p cuối cùng, chu ky! y mẫu Ts: nhỏ hơn chu kỳ 1 y mẫu ngưỡngNyquist Tan số 1 y mẫu lúc này lớn hơn tan số I y mẫu Nyquist và lớn hơn hai lầntần số tín hiệu ngõ vào fin Quá trình | y mẫu n y du c g ¡ lal y mẫu dưới mẫu(undersampling) du cs dụng trong các bộ ADC I y mẫu tri c tiếp ở trung tan (IFDirect),Ì y mẫu d i thông (bandpass) hoặc 1 y mau hai (harmonic) [10]

2.2.2 Chong lấn tin hiệu

Như chi ra trong Hình 2-2, bên cạnh những tín hiệu 1 y mẫu chính còn có những

thành phân an du c g ¡ là tín hiệu chồng l n (tín hiệu nh) so với tín hiệu gốc fin Tínhiệu chồng | n này xu t hiện theo mỗi bước của tần số I y mẫu fS Tân số chong | n

có thé đư c biểu diễn dưới dạng:

2.3 Tổng quan quy trình lượng tử

2.3.1 Sai số lượng tử

Sai số lu ngt là một sai số t t yếu trong quá trình chuyển đổi A/D Sai số nàykhông thé s a du c, chỉ có thé gi m hoặc tránh sai số này [11] Hình 2-4 biểu diễnhàm chuyền đổi với sai số lu ngt của một bộ ADC phân gi i 3-bit

Hình 2-4 Duong chuyển doi lý tưởng của bộ ADC 3-Bit

SLkhác nhau giữa đường chuyển déil tưởng v đường biểu diễn giá trị ngõ vào

du cx cđịnhbằngD—Av du cdinhnghal sai số lư ngt của chuyển doi A/D.Sai số lu ngt nay tr i trên toàn miền tan số của tín hiệu và có dạng tương tUinhumột tín hiệu ngẫu nhiên khi thi c hiện phân tích DFT đối với tín hiệu ng ra Theo đó,sai số lu ngt n y còn đư cg ¡ là nhiễu lư ngt xét về lý thuyết Theo như Hình2-4 nhiễu lư ngt có thể x c định bởi:

1 1

—s1SBSe<sLSB (2.10)

2.3.2 D nh gi sai số lượng tử

Đề đ nhgi nhiễu lư ngt , phương ph p bình phương clk tiểu đư cs dụng vì

phương ph pn y cho phép tính toán giá trị của nhiễu mà không ph ¡ loại bỏ giá trị

chuẩn hóa Nhiễu lu ngt du cx c định bởi:

2.4.C c thông số đ nhgi b ADC

Đề đ nh gi hoạt động của bộ ADC cũng như so s nh hiệu năng giữa các bộ ADCvới nhau, ngoài các thông số cơ b n như điện áp c p nguồn, công su t tiêu tốn; còn

có các thông số đặc trưng cho qu trình chuyển đổi,kh năng khôi phục tín hiệu saukhi chuyển đổi, nh hưởng của nhiễu lên tín hiệu trong khi chuyển đối Việc hiểu rõcác thông số đ nh gi | r t quan tr ng trong việc thiết kế bộ ADC, dla vào cáchthông số trên người ta có thé đưa rac c phương ph p dé hạn chế những sai số cho bộ

chuyên đôi.

2.4.1 C c thông số tinh

Độ chính xác trong quá trình chuyển đổi của bộ ADC du c đặc trưng bởi thông

số tnh, dla trên mỗim code khi đ chuyển đối và tín hiệu khôi phục đư c từ mãcode trên người ta có thể tính toán các thông số t nh

2.4.1.1 Sai số offsetvà đ lợi

Sai số offset của bộ chuyển đổi cho biết s' khác nhau giữa điểm chuyền tiếp mãđầu tiên so với trường h pl tưởng

Hình 3-5: Sai số offset của bộ chuyên đổi A/D

Sai số toàn tam của bộ chuyển đổi cho biết s[ khác nhau giữa điểm chuyền tiếp

mã cuối so với trường h pl tưởng Sai số offset của bộ ADC cụ thé là do sai sót củabol y mau, sai s6 gây ra bởi DAC hoặc do bộ so sánh hoạt động sai gây ra sai lệchbit dẫn đến không đúng m code khi chuyền d6i.[11]

Output code “N

Vill 111L-—=—=-—-—-—-——-——-——- ——=~

1 2 3 4 5 6 7 s

Vin Vfullscale-1LSB

Hình 2-6: Sai số toàn tam của bộ chuyên doi A/D

D(a vào hình trên có thê tính sai sô khuêch đại di a trên sai sô toàn tâm va sai sô offset.

(2.13) Offset error = 0

|

| vl

offset error Vin Vfullscale-1LSB

Hình 2-7: Sai số offset và sai số fullscale trong chuyền doi A/D Đôi với hình trên vừa có sai sô offset và sai sô fullscale, khi đó:

(2.15) Offset error = 0.75LSB

V111 — 0.75LSB (2.16)

*« 100 Gain error = —— — 1LSB

2.4.1.2 Sai số phi tuyến vi sai DNL

Sai số phi tuyến DNL du e đo dla trên si khác nhau giữa độ dài của 1LSB lýtưởng so với độ dài thí c tế của bộ chuyển đổi Hình 2-8 chi ra có 2 sai lệch của

chuyền đổi ở mã số 1 (001) độ dài nhỏ hơn 0.5LSB so với trườngh pl tưởng Tươngt¡ lở mã số 4 độ dài của mã là 0.25LSB Dla trên độ dài mã ta có thể tính DNL.

DNL, = ( oo 1) LSB

LSB ZN

Hinh 2-8: Sai so tuyén tinh DNL

Trong trường h px c định các thông sô phi tuyên, ta bỏ qua các sai sô offset và sai số fullscale.

2.4.1.3 Sai số phi tuyến tích sai INL

Sai số phi tuyến thé hiện si khác nhau giữa điểm chuyền tiếp mã th: c tế so vớitrường h pI tưởng Thông số ghi trên datasheet của bộ chuyển đổi A/D chính làINLmax sai số lớn nh t giữa đường chuyên đổi l tưởng v đường chuyển đổi thle

của bộ ADC