Đồ án tốt nghiệp: Thiết kế và đánh giá bộ modulator trong delta-sigma ADC

Sự nhạy cảm này với rung đồng hồ có thể làm giảm độ phân giải hiệu quả và hiệu suất động của bộ chuyển đổi tín hiệu tương tự sang tín hiệu số dựa trên cấu trúc Successive Approximation,

TỔNG QUAN

Giới thiệu

Trong bối cảnh phát triển mạnh vẽ của khoa học và công nghệ thời gian gần đây, đặc biệt là trong lĩnh vực bán dẫn- vi mạch, phục vụ trong quá trình tự động hóa, chuyển đổi số… Cùng với sự phát triển, CMOS (Complementary Metal- Oxide-Semiconductor) đã chứng kiến nhiều tiến bộ quan trọng Sự thu nhỏ kích thước của các thành phần CMOS, đặc biệt trong các quy trình sản xuất như 22nm, 10nm, 5nm … đã mang lại cải thiện đáng kể về hiệu suất và năng lượng

Vào thế kỷ 19, tín hiệu chủ yếu chỉ là tín hiệu tương tự và bao gồm những tín hiệu được truyền đi dưới dạng sóng liên tục của âm thanh, ánh sáng hoặc điện Với sự xuất hiện của máy tính số vào giữa thế kỷ 20, tín hiệu số đã nổi lên như một cách mới để đại diện và truyền thông tin Ban đầu, tín hiệu số được sử dụng chủ yếu cho xử lý và lưu trữ dữ liệu trong những chiếc máy tính Nhưng cuối cùng, tính tin cậy và hiệu quả của chúng đã khiến chúng trở thành một lựa chọn hấp dẫn hơn so với tín hiệu tương tự trong một loạt các ứng dụng bao gồm viễn thông, âm thanh Cùng với đó, sự phát triển nhanh chóng của ngành viễn thông trong vài năm qua, đặc biệt là trong lĩnh vực không dây Mặc dù hầu hết thông tin trong thế giới này là tín hiệu tương tự, tuy nhiên việc truyền truyền dẫn, lưu trữ và xử lý ngày càng được thực hiện trong tín hiệu số Dù vậy, tín hiệu số ngày càng phổ biến, tín hiệu tương tự vẫn được sử dụng trong nhiều bối cảnh do khả năng cung cấp độ phân giải lý thuyết vô hạn và một cách đại diện tự nhiên hơn cho các hiện tượng vật lý

Tín hiệu tương tự là các dạng sóng liên tục biến đổi theo thời gian và có thể nhận mọi giá trị, trong khi tín hiệu số là rời rạc, bao gồm một loạt các xung bật- tắt, thường được đại diện dưới dạng các giá trị nhị phân 0 hoặc 1 Ưu điểm chính

2 của tín hiệu số so với tín hiệu tương tự là khả năng chống nhiễu Điều này là do tín hiệu số được đại diện dưới dạng các mức rời rạc, nơi độ dung sai cho lỗi có thể lớn hơn nhiều Mặt khác, tín hiệu tương tự có thể dễ dàng bị ảnh hưởng bởi nhiễu hoặc các yếu tố môi trường, có thể sẽ thay đổi hình dạng của dạng sóng Sự khác biệt giữa một tín hiệu tương tự và số điển hình có thể được thấy các hình 1.1 và 1.2

Hình 1.1: Dạng sóng của tín hiệu tương tự

Hình 1.2: Dạng sóng của tín hiệu số Ưu điểm của tín hiệu tương tự là chúng có thể cung cấp thông tin chính xác hơn so với tín hiệu số Tuy nhiên, do các hạn chế vốn có của tín hiệu tương tự, hầu hết các hệ thống truyền thông hiện đại chuyển đổi các tín hiệu tương tự này thành tín hiệu số để đạt được sự tin cậy và linh hoạt cao hơn Ngoài ra, các tín hiệu tương tự liên tục với giá trị vô hạn không thể dễ dàng được lưu trữ trong một máy tính, vì vậy cần phải chuyển đổi tín hiệu tương tự thành một xấp xỉ của nó có thể được lưu trữ và xử lý Hai lý do này cùng với nhiều lý do khác tạo ra nhu cầu cho sự tồn tại của một bộ chuyển đổi từ tín hiệu tương tự sang tín hiệu số

Hình 1.3: Mô hình bộ chuyển đổi tín hiệu tương tự sang tín hiệu số

3 Một bộ chuyển đổi tương tự sang số cho phép chuyển đổi một tín hiệu tương tự (liên tục về thời gian và biên độ) thành một tín hiệu số (rời rạc), chuyển đổi một giá trị tương tự thành một chuỗi bit “0” và “1” Hình 1.3 hiển thị một mô hình bộ chuyển đổi tương tự sang số, trong đó một tín hiệu tương tự được đưa vào đầu vào và một tín hiệu số được nhận tại đầu ra Việc xử lý và lưu trữ thông tin số có ưu thế rõ ràng so với tín hiệu tương tự do sự ảnh hưởng chủ yếu của nhiễu đến biên độ tín hiệu Nếu tín hiệu có biên độ rời rạc (“0” hoặc “1”) và thông tin quan trọng là thời điểm mà mỗi xung xảy ra, thông tin ít bị ảnh hưởng hơn bởi sự xuất hiện của nhiễu.

Tình hình nghiên cứu

Hiện nay Delta-Sigma ADC đã đạt được độ phân giải lên đến 24 bit Mặc dù Delta-Sigma ADC thường phải đánh đổi giữa độ chính xác và tốc độ, nhưng các loại ADC hiện đại có thể đạt được tốc độ chuyển đổi ở khoảng MHz trong khi vẫn duy trì độ phân giải cao, lên đến 15 bit Sự phát triển của các kỹ thuật xử lý tín hiệu nhanh đã góp phần vào việc tăng tốc độ và độ phân giải của Delta-Sigma ADC

Bài báo [1] thảo luận về sự phát triển và tầm quan trọng của Delta-Sigma ADC Bài báo phân tích cấu trúc và nguyên lý hoạt động của Delta-Sigma ADC, bao gồm các khái niệm "quá lấy mẫu" và "định hình nhiễu", giúp cải thiện độ chính xác bằng cách giảm mật độ phổ nhiễu Bài báo cũng cung cấp các công thức toán học tính toán tỷ lệ tín hiệu trên nhiễu (SNR) và mô tả cách Delta-Sigma ADC có thể hoán đổi linh hoạt giữa độ phân giải và thời gian biến đổi Kết quả nghiên cứu cho thấy Delta-Sigma ADC có ứng dụng rộng rãi trong các hệ thống đo lường và điều khiển công nghiệp, kỹ thuật âm thanh số và truyền hình số nhờ vào độ chính xác và tính linh hoạt cao Tuy nhiên bài báo cũng không thực hiện việc thiết kế Delta-Sigma ADC trong thực tế mà chỉ nêu ra các lý thuyết liên quan đến Delta-Sigma ADC

Bài báo [2] đã trình bày về thiết kế và mô phỏng một bộ Modulator Delta- Sigma ADC bậc 1 Bài báo tập trung vào việc thiết kế các khối chức năng chính bao gồm bộ OTA, bộ so sánh và bộ tích phân dựa trên cấu trúc Switch-Capacitor

Bộ OTA sử dụng cấu trúc folded cascode để đạt được độ lợi cao và biên độ pha tốt hơn so với các thiết kế trước đó Kết quả mô phỏng cho thấy bộ điều biến đạt tỷ lệ tín hiệu trên nhiễu lượng tử SQNR là 79.96 dB, tương ứng với số bit hiệu dụng ENOB là 13bit cho băng thông tín hiệu 2 KHz và tỷ lệ quá lấy mẫu OSR là 1000 Bài báo cung cấp một phương pháp thiết kế chi tiết và các kết quả mô phỏng đáng tin cậy, làm cơ sở cho các nghiên cứu và ứng dụng thực tế trong lĩnh vực chuyển đổi tín hiệu tương tự sang tín hiệu số, đặc biệt là trong các ứng dụng yêu cầu độ chính xác cao và công suất thấp Tuy nhiên bài báo cũng không thể hiện được độ trễ, phạm vi tần số lấy mẫu của bộ Modulator Bài báo cũng không nêu ra cách tính SNR thông qua kỹ thuật FFT Tuy bài báo trình bày được SNR và ENOB có giá trị tương đối cao nhưng giá trị này chỉ khảo sát trong khoảng băng thông rất bé khoảng

Bài báo [3] đã trình bày về thiết kế và phân tích một bộ Modulator bậc 1 sử dụng công nghệ CMOS 90nm, nhằm mục đích ứng dụng trong các thiết bị tiêu thụ điện năng thấp Bộ Modulator hoạt động ở tốc độ lấy mẫu 10MHz với nguồn cung cấp 1.25 V và đạt cụng suất là 26.56 àW và SNR là 43 dB Cỏc thành phần chớnh trong bộ Modulator bao gồm bộ khuếch đại vi sai, bộ tích phân, bộ so sánh và DAC

1 bit Với băng thông tín hiệu 100KHz ứng dụng trong các hệ thống truyền thông không dây như thiết bị Bluetooth và thiết bị WLAN Tuy nhiên bài báo cũng không thể hiện được độ trễ, phạm vi tần số lấy mẫu của bộ Modulator Bài báo cũng không nêu ra cách tính SNR thông qua kỹ thuật FFT

Bài báo [4] giới thiệu một bộ hoàn chỉnh các mô hình trong SIMULINK, thực hiện các mô phỏng hành vi chi tiết của modulator delta-sigma Bộ mô hình đề xuất này xem xét hầu hết các hiện tượng không lý tưởng của modulator sigma- delta, chẳng hạn như sampling jitter, noise kT/C và các tham số của bộ khuếch đại

5 hoạt động (nhiễu, độ khuếch đại, băng thông, tốc độ chuyển đổi và điện áp bão hòa) Đối với mỗi mô hình, bài báo trình bày mô tả về hiệu ứng được xem xét cũng như tất cả các chi tiết triển khai Kết quả mô phỏng trên bộ điều chế delta-sigma bậc hai sử dụng tụ điện chuyển mạch chứng minh tính hợp lệ của các mô hình được đề xuất Tuy nhiên bài báo cũng không thực hiện việc thiết kế Delta-Sigma ADC trong thực tế mà chỉ mô phỏng trên SIMULINK.

Mục tiêu đề tài

Nghiên cứu nguyên lý hoạt động và các kỹ thuật được sử dụng trong bộ Modulator của Delta-Sigma ADC

Thiết kế và lựa chọn kích thước cho các transistor trong từng thành phần của bộ Modulator Đánh giá chất lượng của bộ Modulator thông qua việc mô phỏng, tính toán các tham số như: SNR, ENOB, công suất, độ trễ, phạm vi tần số lấy mẫu và lựa chọn băng thông phù hợp dựa trên kết quả đạt được để phù hợp với ứng dụng trong thực tế

Sử dụng phần mềm Cadence Virtuoso dựa trên công nghệ 90nm cho việc thiết kế và mô phỏng.

Giới hạn đề tài

Đề tài này chỉ tập trung vào việc thiết kế và đánh giá một bộ Modulator trong Delta-Sigma ADC

Sử dụng công nghệ sản xuất 90nm cho việc thiết kế và mô phỏng và không mở rộng đến việc sử dụng công nghệ thấp hơn hoặc các phiên bản công nghệ khác Đề tài không bao gồm các giai đoạn sau sản xuất thực tế, vận chuyển, hoặc triển khai bộ nhớ vào sản phẩm cuối cùng

Mô phỏng sẽ được thực hiện bằng sử dụng phần mềm mô phỏng Cadence Virtuoso và không bao gồm phần layout hoặc sản xuất cụ thể

Bố cục đề tài

Đề tài được trình bày trong 5 chương:

• Chương 1 Tổng quan: Trình bày tổng quan về ngành vi mạch bán dẫn, bộ chuyển đổi ADC, nêu rõ được mục tiêu nghiên cứu, tình hình nghiên cứu ở trong và ngoài nước và các nội dung thực hiện của đề tài Từ đó định hướng phát triển ở các chương sau.

CƠ SỞ LÝ THUYẾT

Tổng quan về bộ chuyển đổi tín hiệu tương tự sang tín hiệu số

Với sự phát triển của công nghệ số, bộ chuyển đổi tín hiệu từ tương tự sang tín hiệu số đang phát triển theo hướng tiêu thụ ít năng lượng, tốc độ cao và độ phân giải cao Dựa trên điều này, tính đa chức năng và tính tương thích với máy tính và các mạng truyền thông cũng là những phần quan trọng cần được thiết kế Chúng được sử dụng rộng rãi trong đa phương tiện, truyền thông, tự động hóa, dụng cụ đo lường và các lĩnh vực khác Có các yêu cầu khác nhau trong các ứng dụng khác nhau Ví dụ, các yêu cầu về tốc độ, năng lượng, kênh và cấu hình mà có từng phương pháp tối ưu tương ứng cho mỗi loại ADC Một loạt các thiết kế xuất hiện để đáp ứng các yêu cầu cụ thể của các ứng dụng thực tế Các công nghệ này tiếp tục cải thiện tốc độ và độ chính xác của các ADC hiện tại

Với yêu cầu về ứng dụng đa dạng, nhiều mạch điện đã được phát triển để triển khai các bộ chuyển đổi tương tự sang số(ADC), với các loại như Flash, Successive Approximation, pipeline và Delta-Sigma là những loại phổ biến nhất Mỗi loại triển khai mang lại một loạt các thông số kỹ thuật khác nhau, và luôn có sự đánh đổi giữa độ phân giải và tần số lấy mẫu Với ADC Delta-Sigma (ΣΔ) thường đạt được độ phân giải cao với tần số lấy mẫu thấp, trong khi các ADC Pipeline và Flash thường đạt được độ phân giải thấp với tần số lấy mẫu cao Điều này phản ánh sự đa dạng và linh hoạt của các ADC trong việc đáp ứng các yêu cầu cụ thể của các ứng dụng khác nhau, từ y tế đến viễn thông và nhiều lĩnh vực khác

Trong việc đưa ra quyết định về việc sử dụng loại ADC nào cho một ứng dụng cụ thể, việc hiểu rõ về các đặc điểm và ưu nhược điểm của từng loại là vô cùng quan trọng Điều này giúp đảm bảo rằng hệ thống sẽ đáp ứng được các yêu cầu về độ chính xác, tốc độ và tiêu thụ năng lượng một cách hiệu quả nhất

Các cấu trúc của bộ chuyển đổi tín hiệu tương tự sang tín hiệu số

2.2.1 Bộ chuyển đổi tín hiệu tương tự sang số cấu trúc Integrating a Tổng quan

Bộ chuyển đổi tín hiệu tương tự sang tín hiệu số dựa trên cấu trúc Integrating là một loại bộ chuyển đổi trong đó tín hiệu tương tự được cộng đồn trong một khoảng thời gian cố định trước khi được chuyển đổi thành tín hiệu số

Từ "Integrating" có nghĩa là cộng dồn tín hiệu đầu vào Nó cộng hoặc kết hợp tín hiệu đầu vào trong một khoảng thời gian cố định để tạo ra một giá trị phù hợp với đầu vào Sau đó, giá trị này sau khi được cộng dồn được chuyển đổi thành tín hiệu số

Bộ chuyển đổi tương tự sang số cấu trúc Integrating là loại bộ chuyển đổi phổ biến nhất trong tất cả các loại bộ chuyển đổi Hình 2.1 mô tả cấu trúc của bộ chuyển đổi

Hình 2.1: Bộ chuyển đổi tín hiệu tương tự sang số cấu trúc Integrating

Bộ chuyển đổi tương tự sang số cấu trúc Integrating bao gồm một bộ tích hợp tương tự với công tắc đầu vào, một bộ so sánh và một bộ đếm Bộ tích hợp tính toán tích phân của điện áp đầu vào trong một khoảng thời gian cố định thường tương ứng với số lượng tối đa các đơn vị đếm nội bộ Bộ đếm sẽ được đặt lại và đầu vào của bộ tích hợp được kết nối với điện áp tham chiếu cực ngược (âm) ở

9 mỗi khoảng thời gian Dưới tác động của tín hiệu cực ngược, bộ tích hợp sẽ hoạt động cho đến khi đầu ra trở thành không Sau đó, bộ đếm sẽ dừng lại và bộ tích hợp sẽ được đặt lại

Tốc độ lấy mẫu và băng thông của bộ chuyển đổi tín hiệu tương tự thành tín hiệu số tích hợp đều rất thấp, nhưng độ chính xác của nó cao có thể hạn chế được nhiễu ở tần số cao và nhiễu cố định tần số thấp như 50 Hz hoặc 60 Hz Thường được sử dụng trong môi trường công nghiệp và các ứng dụng không yêu cầu tính chuyển đổi cao Do đó, bộ chuyển đổi này có những ưu điểm về độ phân giải cao, tiêu thụ công suất thấp và giá thành thấp Nhược điểm của nó là tốc độ chuyển đổi thấp Khi độ chính xác chuyển đổi đạt 12 bit, tốc độ chuyển đổi của nó sẽ khoảng 100-300 sps b Ưu điểm

Với độ chính xác cao, bộ chuyển đổi này thường được ứng dụng yêu cầu về tính chính xác nhưng không yêu cầu tốc độ chuyển đổi nhanh Độ phân giải cao: Một trong những ưu điểm đáng kể của bộ chuyển đổi này là độ phân giải cao Cho phép các phép toán đo lường 1 cách chính xác Độ phân giải cao này hữu ích trong các ứng dụng nơi các thay đổi nhỏ trong tín hiệu đầu vào phải được nắm bắt chính xác

Loại bỏ nhiễu: Bộ chuyển đổi tương tự sang số cấu trúc Integrating vượt trội trong việc loại bỏ nhiễu, đặc biệt là khi tần số nhiễu trùng với bội số nguyên của nghịch đảo thời gian tích hợp Sự hiệu quả này bắt nguồn từ kỹ thuật dual- slope, trong đó nhiễu được làm mịn trong quá trình tích hợp, giảm đáng kể tác động của nó đối hoạt động của bộ chuyển đổi Độ tuyến tính cao: Độ tuyến tính của bộ chuyển đổi tương tự sang số cấu trúc Integrating rất nổi bật vì quá trình chuyển đổi bao gồm một ramp tuyến tính và đo thời gian, cả hai đều có thể được kiểm soát chính xác Do độ tuyến tính tốt của bộ chuyển đổi, đầu ra tỉ lệ thuận trực tiếp với đầu vào c Hạn chế

10 Tốc độ chuyển đổi thấp, mặc dù thời gian tích hợp lâu hơn có thể mang lại độ phân giải cao và khả năng chống nhiễu tốt hơn, nhưng điều này đi kèm với việc giảm tốc độ chuyển đổi Điều này làm cho bộ chuyển đổi tương tự sang số cấu trúc Integrating không phù hợp cho các ứng dụng chuyển đổi ở tốc độ cao d Ứng dụng Đồng hồ đo kỹ thuật số và các thiết bị đo lường: Các thiết bị đo kỹ thuật số (DMMs) là các thiết bị linh hoạt được sử dụng để đo điện áp, dòng điện và điện trở Chúng là một trong những ứng dụng phổ biến nhất cho các bộ chuyển đổi tương tự sang số cấu trúc Integrating Độ phân giải và độ chính xác cao của các bộ chuyển đổi này là rất quan trọng cho DMMs, nơi các đo lường chính xác là rất quan trọng

2.2.2 Bộ chuyển đổi tín hiệu tương tự sang số cấu trúc Successive Approximation a Tổng quan

Bộ chuyển đổi tín hiệu tương tự sang tín hiệu số dựa trên cấu trúc Successive Approximation được sử dụng rộng rãi trong phương pháp chuyển đổi tín hiệu tương tự thành tín hiệu số Nguyên tắc hoạt động của nó là thuật toán tìm kiếm nhị phân, một loại quy trình chuyển đổi tín hiệu tương tự thành tín hiệu số Thực hiện việc so sánh các điện áp tham chiếu khác nhau với tín hiệu tương tự cần chuyển đổi nhiều lần Sau đó, nó làm cho các giá trị số sau khi chuyển đổi tiếp tục tiệm cận các giá trị tương ứng đầu vào

11 Hình 2.2: Bộ chuyển đổi tín hiệu tương tự sang số cấu trúc Successive

Bộ chuyển đổi tín hiệu tương tự sang tín hiệu số dựa trên cấu trúc Successive Approximation được cấu tạo từ bộ so sánh, bộ chuyển đổi DAC, bộ tạo xung, thanh ghi xấp xỉ liên tiếp (SAR) và mạch điều khiển logic như trong Hình 2.2 Nó thực hiện việc lấy mẫu tín hiệu đầu vào để liên tục so sánh với điện áp được cung cấp Sau đó, tín hiệu được chuyển đổi thành một số nhị phân Như minh họa Hình 2.2, bộ chuyển đổi này lưu trữ bit MSB của DAC trong SAR Sau đó, điện áp của MSB được so sánh với điện áp đầu vào Sau đó, đầu ra của bộ so sánh sẽ được trở lại DAC để điều chỉnh nó trước khi so sánh tiếp theo Do mạch điều khiển logic và bộ tạo xung, SAR liên tục thực hiện các phép so sánh và dịch các thao tác cho đến khi quá trình chuyển đổi của bit LSB được hoàn thành Tại thời điểm này, đầu ra của DAC xấp xỉ với bit LSB của điện áp đầu vào Sau khi mỗi bit được xác định, kết quả chuyển đổi được lưu trữ trong SAR là đầu ra của ADC

Các đặc điểm của quá trình chuyển đổi này là tốc độ chuyển đổi cao có thể đạt đến 1 Msps và chi phí thấp khi độ phân giải ít hơn 12 bit Nhưng quá trình chuyển đổi này cần một mạch chuyển đổi từ tín hiệu số thành tín hiệu tương tự để đảm bảo độ chính xác của ADC này không quá cao Nếu không, nó đòi hỏi một trở

12 kháng và điện dung cao hơn để phù hợp trong mạch chuyển đổi từ tín hiệu số thành tín hiệu tương tự b Ưu điểm

Có độ chính xác cao và hiệu quả ở tốc độ vừa phải và mức tiêu thụ điện năng thấp, trong khi lại dễ sử dụng và có độ trễ thấp Trong nhiều ứng dụng của thu tập dữ liệu từ cảm biến đến xử lý âm thanh không đòi hỏi độ chính xác quá cao thì bộ chuyển đổi tương tự sang số sử dụng cấu trúc Successive Approximation được xem là một bộ chuyển đổi phù hợp vì những đặc tính vốn có của có như sự cân bằng giữa tốc độ, công suất tiêu thụ và chi phí c Hạn chế

Bộ chuyển đổi tương tự sang số dựa trên cấu trúc Successive Approximation có hạn chế về độ phân giải Trong khi chúng hoạt động tốt cho các nhiệm vụ yêu cầu độ phân giải trung bình, nhưng gặp hạn chế khi đối mặt với các ứng dụng yêu cầu độ phân giải cao

Tốc độ chuyển đổi chậm ở độ phân giải cao, chạy chậm hơn khi độ phân giải tăng Điều này là do độ phân giải cao đòi hỏi số bước chuyển đổi lớn hơn, dẫn đến quá trình chuyển đổi kéo dài hơn Trong khi bộ chuyển đổi này có thể xử lý hiệu quả ở tốc độ trung bình ở độ phân giải thấp, tốc độ hoạt động giảm đi khi cần độ phân giải cao hơn

Lý thuyết về Modulator Delta-Sigma [5]

Cấu Trúc ADC Ưu Điểm Nhược Điểm Độ Phân Giải

Pipeline ADC Tốc độ cao

Băng thông lớn Độ phân giải thấp Độ trễ lớn Công suất cao

SAR ADC Độ chính xác cao

Tốc độ lấy mẫu hạn chế Lên đến 16 bit

ADC Độ phân giải cao

Tốc độ thấp Lên đến 24 bit

Flash ADC Tốc độ cao

Phức tạp với độ phân giải cao

Có khả năng mở rộng tốt

ADC Độ phân giải cao

Chống nhiễu tốt Độ tuyến tính cao

Tỷ lệ chuyển đổi thấp 18 đến 24 bit

2.3 Lý thuyết về Modulator Delta-Sigma [5]

Bộ chuyển đổi ADC là một hệ thống điện tử thực hiện việc chuyển đổi tín hiệu tương tự (liên tục về thời gian và biên độ) sang tín hiệu số (rời rạc về cả thời gian và biên độ)

Hình 2.6: Sơ đồ khối quá trình chuyển đổi tín hiệu tương tự sang tín hiệu số

Nguyên lý hoạt động: Từ Hình 2.6, đầu tiên tín hiệu đầu vào tương tự xa(t) của ADC đi qua bộ lọc chống chồng phổ AAF: một bộ lọc thông thấp ngăn các thành phần nằm ngoài dải tần số của tín hiệu B𝑤 trong quá trình lấy mẫu sau đó, nhằm ngăn chặn sự mất mát thông tin tín hiệu theo định lý lấy mẫu Nyquist Tín hiệu có giới hạn băng thông x(t) kết quả sau cùng được lấy mẫu ở tốc độ fs bởi mạch lấy mẫu và giữ S/H, do đó tạo ra một tín hiệu thời gian rời rạc xs(n) = x(nTs), trong đó Ts = 1

𝑓 𝑠 đại diện cho chu kỳ lấy mẫu Dải biên độ của xs(n) được lượng tử hóa bằng N bit, sao cho mỗi mẫu đầu vào giá trị liên tục của bộ lượng tử hóa được ánh xạ vào cấp độ giá trị rời rạc gần nhất trong số 2 N cấp độ mà che phủ phạm vi đầu vào Cuối cùng, quá trình số hóa được hoàn thành bằng cách gán một từ mã duy nhất cho mỗi cấp độ đầu ra của bộ lượng tử hóa, thường sử dụng mã hóa nhị phân, tạo ra đầu ra số yd(n) có độ dài N bit

Hình 2.7: Sơ đồ quá trình chuyển đổi tín hiệu tương tự sang tín hiệu số

Từ Hình 2.7, các quy trình cơ bản liên quan đến chuyển đổi tín hiệu tương tự sang tín hiệu số là lấy mẫu và lượng tử hóa Cả hai quy trình này thực hiện một biến đổi liên tục sang rời rạc, quá trình lấy mẫu trong thời gian và quá trình lượng tử hóa trong biên độ Hai biến đổi liên tục sang rời rạc này giới hạn hiệu suất của ADC, xác định các thông số chính của chúng, về tốc độ và độ chính xác, độ chính xác này còn được gọi là độ phân giải và được đo bằng bit

Như đã nói ở trên, quá trình lấy mẫu thực hiện quá trình biến đổi từ tín hiệu liên tục sang tín hiệu rời rạc của đầu vào theo thời gian và đặt ra một giới hạn về băng thông của tín hiệu đầu vào tương tự Theo định lý Nyquist, để ngăn chặn mất thông tin, x(t) phải được lấy mẫu với tốc độ ít nhất với tần số 𝑓 𝑁 = 2𝐵 𝑤 , thường được gọi là tần số Nyquist Dựa trên tiêu chí này, các ADC mà tín hiệu đầu vào tương tự được lấy mẫu ở tần suất tối thiểu (𝑓 𝑠 = 𝑓 𝑁 ) được gọi là ADC tần số Nyquist Ngược lại, các ADC mà 𝑓 𝑠 > 𝑓 𝑁 được gọi là ADC quá lấy mẫu Tốc độ lấy mẫu của tín hiệu đầu vào so với yêu cầu được biểu thị bằng tỷ lệ quá lấy mẫu OSR, được định nghĩa như sau:

Việc sử dụng hoặc không sử dụng quá lấy mẫu trong một ADC có ảnh hưởng đáng kể đến yêu cầu của bộ lọc chống chồng phổ Vì trong ADC tần số

Nyquist, băng thông B𝑤 của tín hiệu đầu vào trùng khớp với 𝑓 𝑠

2 , hiện tượng chồng phổ sẽ xảy ra nếu xa(t) (như thể hiện trong Hình 2.8) chứa các thành phần tần số vượt quá 𝑓 𝑠

2 Do đó, cần có các bộ lọc chống chồng phổ tương tự bậc cao để thực hiện loại bỏ các thành phần tần số cao gây ra hiện tượng chồng phổ một cách đáng kể mà không giảm chất lượng của tín hiệu, như minh họa trong Hình 2.8

25 Hình 2.8: Bộ lọc chống chồng phổ cho ADC tần số Nyquist

2 > 𝐵 𝑤 trong ADC quá lấy mẫu, các bản sao của phổ tín hiệu đầu vào được tạo ra bởi quá trình lấy mẫu cách xa nhau hơn so với ADC tần số Nyquist Như thể hiện trong Hình 2.9, các thành phần tần số của tín hiệu đầu vào trong khoảng [B𝑤, fs − B𝑤1 không chồng phổ trong dải tín hiệu, vì vậy dải chuyển tiếp của bộ lọc có thể mượt mà hơn điều này giảm đáng kể bậc cần thiết cho bộ lọc chống chồng phổ và đơn giản hóa quá trình thiết kế của nó

Hình 2.9: Bộ lọc chống chồng phổ cho ADC quá lấy mẫu

2.3.4 Lượng tử hóa a) Định nghĩa

Lượng tử hóa là quá trình biến đổi một tập mẫu có biên độ bất kỳ thành một tập mẫu có biên độ được định sẵn Quá trình lượng tử hóa cũng giới hạn hiệu suất của một ADC lý tưởng, vì một lỗi được tạo ra trong khi thực hiện chuyển đổi tín hiệu đầu vào từ liên tục sang rời rạc về biên độ Điều này thường được gọi là sai số trong quá trình lượng tử hóa

26 Hình 2.10: Quá trình lượng tử hóa: a) Lượng tử hóa đa bit ; b) Lượng tử hóa một bit ; c) Đặc tính vào ra của bộ lượng tử hóa đa bit ; d) Đặc tính vào ra của bộ lượng tử hóa một bit ; e) Lỗi lượng tử hóa đa bit ; f) Lỗi lượng tử hóa một bit

Từ Hình 2.10 (c) cho thấy đặc tính I/O của bộ lượng tử hóa với N = 2 bit, nhưng kết quả cũng áp dụng cho bộ lượng tử hóa N-bit tổng quát Biên độ đầu vào trong phạm vi đầy đủ [−XFS/2, +XFS/2] được làm tròn thành một trong số 2 N mức đầu ra khác nhau, thường được mã hóa thành biểu diễn số nhị phân Nếu các mức

27 này cách đều nhau, bộ lượng tử hóa được coi là đồng đều và khoảng cách giữa các mức đầu ra liền kề được định nghĩa là bước lượng tử hóa Δ = 𝑌 𝐹𝑆

Từ Hình 2.10 (d), trong một bộ lượng tử hóa đơn bit, đầu ra chỉ phụ thuộc vào dấu của tín hiệu đầu vào Các giá trị dương cho một đầu ra cố định và tất cả các giá trị âm cho một đầu ra khác cố định Hình 2.10 (e) cho thấy hoạt động của bộ lượng tử hóa đa bit tạo ra một lỗi làm tròn được gọi là lỗi lượng tử hóa là một hàm phi tuyến của tín hiệu đầu vào Lỗi lượng tử hóa e(n) không tăng lên một cách tuyến tính với giá trị đầu vào q(n) Thay vào đó, lỗi này biến đổi một cách phi tuyến tính dựa trên vị trí của tín hiệu đầu vào q(n) so với các mức lượng tử hóa gần nhất Điều này có nghĩa là lỗi phụ thuộc vào khoảng cách từ đầu vào đến điểm lượng tử hóa gần nhất Khi tín hiệu đầu vào q(n) được giữ trong khoảng không quá tải [−XFS/2, +XFS/2], lỗi lượng tử hóa e(n) được giới hạn trong khoảng [−Δ/2, +Δ/2] Điều này nghĩa là lỗi lượng tử hóa không bao giờ vượt quá một nửa của bước lượng tử hóa Δ Ngược lại với các phạm vi đầu vào có |q(n)| > Δ/2, trong đó độ lớn của e(n) tăng đều đặn b) Mô hình nhiễu trắng trong lượng tử hóa

Trong thực tế, một bộ lượng tử lý tưởng như hình ảnh thể hiện trong Hình 2.11a thường có thể được mô hình hóa bằng cách sử dụng sơ đồ tuyến tính trong Hình 2.11b nếu có một số giả định về các tính chất thống kê của lỗi lượng tử hóa Như đã được thể hiện trong Hình 2.10e, lỗi lượng tử hóa e(n) được xác định một cách hệ thống bởi tín hiệu đầu vào của bộ lượng tử q(n) Tuy nhiên, nếu giả định rằng q(n) thay đổi một cách ngẫu nhiên từ mẫu này sang mẫu khác trong khoảng từ [−Δ∕2 đến +Δ∕2], thì e(n) cũng sẽ không có tương quan từ mẫu này sang mẫu khác Hành vi này cũng được thấy khi số lượng các mức lượng tử tăng lên

28 Hình 2.11: Lượng tử hóa Midtread: (a) Đặc tính vào/ra; (b) Minh họa của một bộ

ADC ba mức được tạo thành từ hai bộ lượng tử một bit

Hình 2.12: Mô hình tuyến tính của quá trình lượng tử hóa: (a) khối lượng tử hóa nhiều bit; (b) mô hình tương đương với nhiễu trắng cộng vào [5]

Hình 2.13: Tính hiệu quả của mô hình nhiễu trắng cho một bộ lượng tử khi số mức của bộ lượng tử tăng lên khi một tín hiệu đầu vào hai tần số được áp dụng Trong Hình 2.13, một bộ lượng tử hóa được kích thích bởi một tín hiệu hai tần số Một số tạp âm có thể được quan sát trong phổ đầu ra của bộ lượng tử hóa

Bộ Modulator trong Delta-Sigma ADC [5]

Trái ngược với các bộ chuyển đổi tín hiệu tương tự sang tín hiệu số đã được thảo luận trước đây, các ADC dạng Delta-Sigma lại dựa vào một đường dẫn phản hồi để thực hiện kiểm soát vòng kín của lỗi lượng tử hóa

2.4.1 Từ hệ thống định hình nhiễu đến bộ Modulator trong ΔΣ ADC

Sơ đồ khối khái niệm được hiển thị trong Hình 2.16 chỉ xử lý nhiễu lượng tử hóa Để có thể số hóa các tín hiệu, tín hiệu đầu vào đã lấy mẫu, xs(n), nên được xử lý song song với nhiễu lượng tử hóa, như được mô tả một cách khái niệm trong Hình 2.17, nơi mà một hàm STF được áp dụng lên phiên bản đã lượng tử hóa của xs(n) Điều này, cùng với e(n) đã được định hình, tạo ra một biểu diễn số của tín hiệu đầu vào, y(n), có thể được biểu diễn trong miền Z như sau:

Có nhiều cách để triển khai hệ thống trong Hình 2.17 trong thực tế Một trong những hình thức đơn giản nhất là bộ Modulator Delta-Sigma bao gồm một bộ lọc vòng H(z) và một bộ lượng tử hóa B-bit trong một vòng phản hồi, như được hiển thị trong Hình 2.18a Giả sử rằng độ lợi của bộ lọc vòng là lớn trong băng tần tín hiệu và nhỏ bên ngoài nó Do hoạt động của phản hồi âm, tín hiệu đầu vào tương tự x và đầu ra tương tự y sẽ trùng khớp trong băng tần tín hiệu, sao cho tín hiệu lỗi x - y trong hệ thống vòng kín này rất nhỏ trong băng tần tín hiệu Vì bộ lượng tử hóa B-bit là đồng nhất, hầu hết các khác biệt giữa đầu vào và đầu ra của bộ Modulator Delta-Sigma sẽ được đặt ở các tần số cao hơn, sao cho nhiễu lượng tử hóa được hình thành trong miền tần số và phần lớn công suất của nó được đẩy ra ngoài băng tần tín hiệu Sử dụng mô hình nhiễu trắng cộng tuyến tính trong Hình

34 2.12b cho bộ lượng tử hóa, bộ modulator trong Hình 2.18a có thể được mô hình hóa như hệ thống tuyến tính hai đầu vào (x và e) một đầu ra (y) được hiển thị trong

Hình 2.17: Sơ đồ khối khái niệm của một ADC đã được định hình nhiễu Hai phổ đầu ra khác nhau được minh họa, cho khi hàm NTF là bộ lọc dải thông hoặc bộ lọc thông thấp

Hình 2.18: Delta-Sigma Modulator: a) Sơ đồ khối; b) Mô hình tuyến tính lý tưởng Hình 2.18 b, được mô tả trong miền Z bởi phương trình (2.14), nơi mà STF và NTF được cho bởi:

Hình 2.19: Sơ đồ khối bộ Modulator bậc 1 trên miền Z

Bộ Modulator bậc 1 có hàm truyền

2.4.2 Chỉ số hiệu suất của bộ Modulator Delta-Sigma ADC

Các đặc tính của Delta-Sigma ADC thường được đo bằng các chỉ số hiệu suất động, được thu được từ biểu diễn miền tần số của chuỗi đầu ra kỹ thuật số trong miền thời gian Điều này do đó đòi hỏi việc tính toán phép biến đổi FFT của một chuỗi đầu ra có độ dài hữu hạn với một hàm cửa sổ cụ thể

Hình 2.20 minh họa một phổ mẫu của một chuỗi đầu ra của bộ Modulator khi một tín hiệu sin với tần số 𝑓 𝑖𝑛 được áp dụng tại đầu vào

36 Hình 2.20: Minh họa một phổ mẫu của một chuỗi đầu ra của bộ Modulator khi một tín hiệu sin với tần số fin được áp dụng tại đầu vào

Hình 2.21: Các chỉ số hiệu suất của Modulator Delta-Sigma trên đồ thị SNR

37 Các chỉ số nhiễu và công suất được suy ra từ phổ đầu ra của Modulator Delta-Sigma bằng cách tích phân qua băng thông của tín hiệu Thông thường, chúng được thu thập trong một đồ thị duy nhất, như được hiển thị trong Hình 2.21

Các chỉ số này thường là các tham số quan trọng để đánh giá chất lượng của Delta-Sigma ADC bao gồm:

Tỷ lệ tín hiệu trên nhiễu (SNR) là tỷ lệ giữa công suất đầu ra tại tần số của một sóng sin đầu vào và công suất không tương quan của nhiễu trong dải tần của tín hiệu

Trong Delta-Sigma ADC tỷ lệ tín hiệu trên nhiễu có thể tính bằng công thức:

Tỷ lệ tín hiệu trên nhiễu và méo (SNDR) được xác định là tỷ lệ giữa công suất đầu ra tại tần số của một sóng sin đầu vào đến tổng công suất trong dải tín hiệu, cũng tính đến các bội số có thể tại đầu ra của Modulator Delta-Sigma Như được minh họa trong Hình 2.21, điều này khiến cho một đường cong SNDR điển hình lệch khỏi đường cong SNR chỉ đối với các biên độ đầu vào lớn, trong đó biến dạng được tạo ra là có thể nhận thấy Do đó, các phổ đầu ra từ đó đường cong SNDR được tính toán thường được thu được bằng cách áp dụng một tín hiệu đầu vào tại fin ≤ B𝑤∕3, để ít nhất các sóng hài bậc hai và bậc ba nằm trong dải tín hiệu

Phạm vi động (DR) của một ADC lý tưởng có thể được xác định như tỷ lệ giữa công suất đầu ra tại tần số của một sóng sin đầu vào với biên độ tối đa đến công suất nhiễu lượng tử trong dải tín hiệu Trong trường hợp lý tưởng, một sóng sin có biên độ tối đa tại đầu vào của modulator sẽ tạo ra một sóng sin đầu ra quét qua toàn bộ phạm vi tỷ lệ YFS của bộ lượng tử sao cho:

Số bit hiệu dụng (ENOB) Vì DR của một bộ chuyển đổi tốc độ Nyquist lý tưởng N-bit được xác định bằng Phương trình (2.9) với OSR = 1, một biểu thức tương tự có thể được thiết lập cho Modulator Delta-Sigma ADC

Hoặc có thể tính bằng công thức:

Khi đó, ENOB có thể được xác định là số bit cần thiết cho một ADC tốc độ Nyquist lý tưởng để đạt được cùng một DR như Delta-Sigma ADC Hiệu suất của các bộ chuyển đổi Delta-Sigma quá lấy mẫu và các ADC tốc độ Nyquist có thể được so sánh một cách đơn giản Thay vì sử dụng DR, SNDR và SNR cũng thường được sử dụng trong Phương trình (2.20) để diễn đạt độ chính xác của quá trình chuyển đổi A/D trong một bộ Modulator Delta-Sigma theo số bit

Mức quá tải (OL): Như được minh họa trong Hình 2.21, tỷ lệ SNR của một Modulator Delta-Sigma tăng một cách đồng đều với biên độ tín hiệu đầu vào (Ain), nhưng giảm đột ngột cho các biên độ đầu vào gần một nửa của phạm vi đầu vào tỷ lệ đầy đủ của bộ lượng tử (XFS∕2) do quá tải và tăng IBN đi kèm Mức quá tải được xem xét để xác định biên độ đầu vào tối đa cho bộ Modulator Delta-Sigma mà vẫn hoạt động đúng cách, và có thể được xác định gần như tùy ý, nhưng thường được chọn là biên độ mà SNR giảm xuống 6 dB dưới đỉnh SNR

THIẾT KẾ HỆ THỐNG

Yêu Cầu Hệ Thống

Thiết kế bộ Modulator bậc 1 cho Delta sigma ADC với các yêu cầu sau:

- Nghiên cứu nguyên lý hoạt động của các thành phần trong bộ Modulator bao gồm: OP AMP hai tầng, mạch tích phân, mạch so sánh, mạch chuyển đổi DAC và flip flop D

- Thiết kế và lựa chọn kích thước cho các transistor trong từng thành phần của bộ Modulator

- Đánh giá chất lượng của bộ Modulator thông qua việc mô phỏng, tính toán các tham số như: SNR, ENOB, công suất, độ trễ, lựa chọn băng thông và phạm vi tần số lấy mẫu phù hợp dựa trên kết quả đạt được để phù hợp với ứng dụng trong thực tế

- Sử dụng công nghệ 90nm cho việc thiết kế và mô phỏng

Sơ đồ khối

Hình 3.1: Sơ đồ khối bộ Modulator bậc 1

Dựa vào công thức 2.14 và Hình 2.19, phần thiết kế được chia ra thành 4 khối chính:

Khối cộng: Khối này cộng tín hiệu tương tự đầu vào với tín hiệu phản hồi âm (tức là tín hiệu đầu ra của khối DAC) Điều này tạo ra một tín hiệu sai lệch,

40 thường được gọi là tín hiệu lỗi Tín hiệu lỗi này phản ánh mức độ sai lệch giữa tín hiệu đầu vào ban đầu và tín hiệu mà bộ modulator cố gắng tái tạo Việc loại bỏ tín hiệu phản hồi từ tín hiệu đầu vào giúp tối thiểu hóa sai số trong quá trình chuyển đổi tín hiệu tương tự sang tín hiệu số

Khối tích phân: Khối này sẽ tích phân tín hiệu lỗi qua thời gian Điều này có nghĩa là khối này sẽ cộng dồn tín hiệu lỗi theo thời gian để tạo ra một tín hiệu có giá trị tổng cộng lớn hơn Khối tích phân giúp tăng cường tín hiệu và làm giảm độ lớn của nhiễu trong dải tần của tín hiệu thông qua hàm truyền NTF

Khối so sánh: Khối này sẽ thực hiện so sánh tín hiệu từ khối tích phân với một ngưỡng cố định và đưa ra tín hiệu số tương ứng (thường là 1 hoặc 0) Đây là khối chuyển đổi tín hiệu tương tự thành tín hiệu số Kết quả so sánh cung cấp thông tin liệu tín hiệu ở ngõ ra của khối tích phân có cao hơn hay thấp hơn ngưỡng đã định hay không

Khối DAC: Chuyển đổi tín hiệu số trở lại thành tín hiệu tương tự Tín hiệu tương tự này sau đó được phản hồi trở lại khối cộng để điều chỉnh quá trình chuyển đổi tiếp theo Quá trình phản hồi này giúp loại bỏ sai số chuyển đổi qua mỗi chu kỳ.

Sơ đồ chi tiết

Hình 3.2: Sơ đồ chi tiết bộ Modulator bậc 1

Ban đầu tín hiệu tương tự đầu vào Vin được đưa vào một mạch cộng, nơi tín hiệu đầu vào được kết hợp với tín hiệu phản hồi từ DAC Các điện trở R1 và R3 tạo thành một mạch cộng và thực hiện cộng hai tín hiệu Vin và ngõ ra của mạch DAC trước khi đưa vào mạch tích phân Mạch tích phân này giúp làm giảm nhiễu và cải thiện độ ổn định của tín hiệu bằng cách tích phân tín hiệu lỗi theo thời gian

Sau khi được tích phân, tín hiệu được chuyển đến mạch so sánh, nơi ngõ ra của mạch tích phân được so với một ngưỡng cố định Vbias, để xác định giá trị bit số kế tiếp trong chuỗi số Bit này sau đó được ổn định bởi D flip flop, với mỗi chu kỳ clock, để tạo ra tín hiệu số 𝑄_BAR, đây là đầu ra số mô phỏng chuỗi các bit

“0” và “1” dựa trên tín hiệu đầu vào tương tự Tín hiệu số được lấy từ ngõ ra Q sau đó được chuyển đổi trở lại thành dạng tương tự bởi mạch DAC thành các giá trị điện áp Vref+ hoặc Vref- Nếu ngõ ra Q mang giá trị bit “1” thì giá trị điện áp tại ngõ ra của mạch DAC là 1.8V và ngược lại, nếu ngõ ra Q mang giá trị bit “0” thì giá trị điện áp tại ngõ ra của mạch DAC là 0V Sau đó, ngõ ra của mạch DAC được đưa trở lại như là một phần của tín hiệu phản hồi, điều này giúp điều chỉnh tín hiệu đầu vào cho lần lấy mẫu tiếp theo Quá trình này tạo ra một vòng lặp liên tục giúp giảm thiểu sai số và tăng cường độ chính xác của tín hiệu số đầu ra, Q_BAR_OUT là kết quả cuối cùng của bộ Modulator Delta Sigma ADC.

Các thành phần trong bộ Modulator bậc 1

3.4.1 Mạch OP AMP hai tầng

42 Hình 3.3: Sơ đồ nguyên lý mạch OP AMP hai tầng

Mạch này bắt đầu với bộ khuếch đại đầu vào, các transistor NM1 và NM2 làm việc như một cặp đầu vào vi sai, nhận tín hiệu IN1 và IN2 và tăng cường sự khác biệt giữa chúng để cải thiện tín hiệu đầu ra và giảm nhiễu Các transistor PM0 và PM1 được sử dụng như là tải gương cho mạch Chúng được kết nối như những tải trên đầu ra của NM1 và NM2 Mục đích của việc sử dụng tải gương là để duy trì một dòng điện ổn định và đồng đều qua các transistor, hỗ trợ cải thiện hiệu suất của mạch khuếch đại

Mạch còn có bao gồm các transistor NM3 và NM4, giúp phân cực và ổn định dòng điện qua các transistor đầu vào Ở tầng thứ hai của mạch OP AMP, transistor PM2 đóng vai trò khuếch đại tín hiệu từ đầu ra của tầng đầu tiên và giúp tăng độ lợi của mạch Transistor NM5 giúp ổn định mạch Tụ điện C0 là một tụ điện ghép AC được sử dụng để liên kết tín hiệu giữa tầng khuếch đại đầu tiên và

43 tầng khuếch đại thứ hai mà không cho phép dòng DC đi qua Tụ điện C0 ngăn ngừa sự ảnh hưởng của điện áp DC ở đầu ra tầng đầu tiên đối với tầng thứ hai và cho phép chỉ tín hiệu biến đổi AC được truyền đi

Mạch tích phân là một ứng dụng phổ biến của OP-AMP Mạch này được sử dụng rộng rãi để tích phân tín hiệu đầu vào theo thời gian, cung cấp một phương pháp hiệu quả để chuyển đổi tín hiệu từ miền thời gian sang miền tần số, hoặc để thực hiện các hàm toán học phức tạp khác trong xử lý tín hiệu

Hình 3.4: Sơ đồ nguyên lý mạch tích phân

Khi điện áp Vin được áp dụng, một dòng điện Iin đi qua Rin Dòng điện này được tính bởi công thức: Iin = Vin/Rin Dòng điện Iin sẽ đi vào nút X và tiếp tục qua tụ điện C Khi điện áp thay đổi, tụ điện bắt đầu tích hoặc phóng điện tùy thuộc vào điện áp đầu vào Khi đó, biểu thức ngõ ra của mạch tích phân được tính bằng công thức:

44 Hình 3.5: Đáp ứng biên độ của mạch tích phân

Khi độ lợi giảm xuống 0dB tại tần số f=fb từ giá trị rất cao ở tần số thấp Khi đó

Hình 3.6: Ngõ ra của mạch tích phân khi tín hiệu vào là xung vuông

Flip-flop D là một mạch kỹ thuật số đơn giản được sử dụng để lưu trữ một bit thông tin Nó được gọi là Flip-flop D vì đầu vào của nó được gọi là đầu vào D (Data)

45 Hình 3.7: Sơ đồ nguyên lý flip-Flop D

Không giống như Flip-Flop RS và Flip-Flop JK, Flip-Flop D chỉ có một ngõ vào đồng bộ D (Data) Hoạt động của Flip-Flop D thì rất đơn giản, ngõ ra Q sẽ có trạng thái giống như ngõ vào D khi có xung Ck tác động Hay nói cách khác, mức logic tại ngõ vào D được lưu trữ trong Flip-Flop khi có Ck tác động

Bảng 3.1 Bảng trạng thái hoạt động của Flip-Flop D

Dạng sóng trong Hình 3.8 thể hiện cách hoạt động của Flip-Flop D Giả sử ban đầu Q đang ở mức 1 Tại cạnh lên đầu tiên của xung CLK ở điểm a, vì ngõ vào D đang ở mức 0 nên ngõ ra Q sẽ chuyển về mức 0 Dù cho ngõ vào D thay đổi mức logic giữa điểm a và b, điều này không làm ảnh hưởng đến ngõ ra Q, Q vẫn giữ mức 0 từ điểm a Khi cạnh lên của xung CLK xuất hiện tại điểm b, Q sẽ chuyển

46 lên mức 1 do tại thời điểm đó D đang ở mức 1 Q sẽ giữ mức 1 này cho đến khi có cạnh lên tiếp theo của xung CLK tại điểm c, Q sẽ chuyển xuống mức 0 do D đang ở mức 0 tại thời điểm này Tương tự, ngõ ra Q sẽ lấy mức logic từ ngõ vào D tại các điểm d, e, f và g khi có cạnh lên của xung CLK Lưu ý rằng ngõ ra Q vẫn ở mức 1 tại điểm e vì D vẫn giữ mức 1 tại thời điểm đó

Hình 3.8: Dạng sóng mô tả hoạt động của Flip-Flop D

Op-amp hoạt động trong hai vùng chính: vùng khuếch đại và vùng bão hòa Trong chế độ khuếch đại, op-amp thường được cấu hình hồi tiếp âm Trong khi đó, khi hoạt động ở chế độ bão hòa, op-amp thường được cấu hình vòng hở hoặc hồi tiếp dương Đầu ra của op-amp sẽ chỉ có hai trạng thái là bão hòa dương và bão hòa âm

Trong cấu hình vòng hở, OP-AMP hoạt động với hệ số khuếch đại vòng hở rất cao Do đó, chỉ cần một sự chênh lệch rất nhỏ giữa hai tín hiệu đầu vào cũng đủ khiến đầu ra của OP-AMP rơi vào trạng thái bão hòa

47 Hình 3.9: Sơ đồ nguyên lý mạch so sánh không đảo

Hình 3.9 minh họa sơ đồ nguyên lý mạch so sánh không đảo với đầu vào IN1 (đầu vào không đảo 𝑣 + ), đầu vào IN2 (đầu vào đảo 𝑣 − ) và đầu ra OUT

𝐾ℎ𝑖 𝑣 𝑖 = 𝑣 + > 𝑣 − = 𝑉𝑏𝑖𝑎𝑠 𝑡ℎì 𝑣 𝑜 = +𝑉 𝑑𝑑 𝐾ℎ𝑖 𝑣 𝑖 = 𝑣 + < 𝑣 − = 𝑉𝑏𝑖𝑎𝑠 𝑡ℎì 𝑣 𝑜 = 0 𝑉 Cho dạng sóng vào và vẽ dạng sóng ra như Hình 3.10

48 Hình 3.10: Dạng sóng vào ra của mạch so sánh không đảo

DAC 1-bit hoạt động bằng cách chuyển đổi một chuỗi các bit 0 và 1 thành một tín hiệu tương tự Mỗi bit số chỉ có thể ở một trong hai trạng thái mức điện áp cao hoặc mức điện áp thấp

Hình 3.11: Sơ đồ nguyên lý mạch DAC 1 bit

49 Khi tín hiệu IN ở mức cao, NM1, NM0 và PM1 dẫn Khi NM0 dẫn làm cho điện áp tại cực G của NM2 bị kéo xuống GND Do đó NM2 và PM2 cũng sẽ ngưng dẫn và điện áp Vref+ sẽ được đưa ra ngõ ra OUT Khi tín hiệu IN ở mức thấp, PM0, MN2 và PM2 dẫn Khi PM0 dẫn làm cho điện áp tại cực G của PM1 bị kéo lên VDD Do đó NM1 và PM1 sẽ ngưng dẫn và điện áp Vref- sẽ được đưa ra ngõ ra OUT

KẾT QUẢ MÔ PHỎNG

Mạch OP AMP hai tầng

4.1.1 Sơ đồ nguyên lý OP AMP hai tầng

Hình 4.1: Sơ đồ nguyên lý mạch OP AMP hai tầng

Hình 4.1 minh họa sơ đồ nguyên lý mạch OP AMP hai tầng với các đầu vào đảo (IN1), đầu vào không đảo (IN2) và giá trị nguồn dòng Idc và tụ điện C0 trong mạch OP AMP hai tầng được lựa chọn lần lượt là 20àA, 1pF và kớch thước của cỏc transistor trong OP AMP hai tầng được lựa chọn trong bảng 4.1

51 Bảng 4.1: Kích thước của các transistor trong mạch OP AMP hai tầng

Thông số Chiều rộng kênh dẫn (W) Chiều dài kênh dẫn (L)

Tiếp theo, nhóm thực hiện đề tài tạo một Cellview cho mạch OP AMP hai tầng, với việc sắp xếp chân đầu vào IN1 và IN2 cho phép nhận các tín hiệu đầu vào chênh lệch Chân đầu ra OUT được thiết kế để kết nối dễ dàng với các thành phần tiếp theo trong hệ thống Sau khi điều chỉnh kích thước và đặt nhãn cho Cellview, mạch khuếch đại vi sai được đóng gói như thể hiện trong Hình 4.2

Hình 4.2: Đóng gói mạch OP AMP hai tầng

Hình 4.3: Đặc tuyến biên độ và đặc tuyến pha của mạch OP AMP hai tầng

Dựa vào kết quả mô phỏng đặc tuyển biên độ và đặc tuyến pha Hình 4.3 Băng thông của mạch OP AMP hai tầng đo được khoảng 19.874MHz, biên độ cao nhất khoảng 60.4dB và góc pha khoảng nhỏ nhất khoảng 41.8 0

Hình 4.4: Công suất tiêu thụ tức thời của OP AMP hai tầng

53 Hình 4.5: Công suất tiêu thụ trung bình của OP AMP hai tầng

Công suất tiêu thụ trung bình của một mạch OP AMP hai tầng trong thời gian T=3ms được tính bằng cách sử dụng hàm average trong phần mềm Cadence để tính toán trung bình công suất trên toàn bộ dạng sóng thu được Với khoảng thời gian quan sát T = 3ms, công suất trung bình của mạch OP AMP hai tầng tính được có giá trị như Hình 4.5: 𝑃 𝑎𝑣𝑔 = 1

𝑇∫ 𝑝(𝑡)𝑑𝑡 = 11.45à𝑊 0 𝑇 Bảng 4.2: Kết quả mô phỏng mạch OP AMP hai tầng

Dựa theo kết quả mô phỏng đạt được như Hình 4.3 và Hình 4.5 Kết quả mô phỏng mạch OP AMP hai tầng được tổng hợp trong bảng 4.2

Mạch tích phân

Hình 4.6: Sơ đồ nguyên lý mạch tích phân

Mạch tích phân được tạo ra từ OP AMP hai tầng cùng với điện trở R1 50KΩ, và tụ điện C0 = 10pF Tín hiệu đầu vào được đưa vào mạch qua điện trở R1 Điện trở này giới hạn dòng điện đầu vào và cùng với tụ điện, xác định thời gian phản hồi của mạch Tụ điện nối từ đầu ra của OP AMP trở lại đầu vào IN1 Trong mạch tích phân, tụ điện có nhiệm vụ tích tụ điện tích qua thời gian, phản ánh việc tích phân tín hiệu đầu vào

Tiếp theo, nhóm thực hiện đề tài tạo một Cellview cho mạch tích phân, với việc sắp xếp các chân đầu vào IN và đầu ra OUT được thiết kế để kết nối dễ dàng với các thành phần tiếp theo trong hệ thống Sau khi điều chỉnh kích thước và đặt nhãn cho Cellview, mạch tích phân được đóng gói như thể hiện trong Hình 4.7

55 Hình 4.7: Đóng gói mạch tích phân

Hình 4.8: Đặc tuyến biên độ và đặc tuyến pha của mạch tích phân

Với giá trị R1=5KΩ và C0= 10pF So với lý thuyết giá trị 𝐵𝑊 = 1

2𝜋×50×10 3 ×10×10 −12 = 318.3𝐾𝐻𝑧 Công thức trên được áp dụng cho OP AMP lý tưởng Từ Hình 4.8, trong khoảng băng 10Hz đến 1.31KHz mạch tích phân đóng vai trò như một mạch khếch đại Trong khoảng tần số từ 1.31KHz trở đi, đường đặc tuyến biên độ có xu hướng đi xuống và tại tần số 313.9KHz biên độ của đặc tuyến biên độ bằng 0dB Do đó, băng thông của mạch tích phân đo được khoảng 313.9KHz và gần giống với giá trị lý thuyết là 318.3KHz

56 Hình 4.9: Dạng sóng mạch tích phân

Từ Hình 4.9, khi cho tín hiệu đầu vào có tần số 100KHz tức nằm trong khoảng 1.31KHz đến 313.9KHz Mạch bắt đầu cộng dồn tín hiệu theo thời gian với đầu vào xung vuông thì đầu ra sẽ là xung tam giác đúng với lý thuyết như Hình 2.28

57 Hình 4.10: Công suất tiêu thụ tức thời mạch tích phân

Hình 4.11: Công suất tiêu thụ trung bình mạch tích phân

Công suất tiêu thụ trung bình của một mạch tích phân trong thời gian T 0us được tính bằng cách sử dụng hàm average trong phần mềm Cadence để tính toán trung bình công suất trên toàn bộ dạng sóng thu được Với khoảng thời gian quan sát T = 200us, công suất trung bình của mạch tích phân tính được có giá trị như Hình 4.11: 𝑃 𝑎𝑣𝑔 = 1

𝑇∫ 𝑝(𝑡)𝑑𝑡 = 87.51à𝑊 0 𝑇 Bảng 4.3: Kết quả mô phỏng mạch tích phân

Dựa theo kết quả mô phỏng đạt được như Hình 4.8 và Hình 4.11 Kết quả mô phỏng mạch tích phân được tổng hợp trong bảng 4.3

Mạch so sánh

Hình 4.12: Sơ đồ nguyên lý mạch so sánh

Mạch so sánh sử dụng cấu trúc OP AMP hai tầng và một cổng inverter để đưa đến ngõ ra Khi điện áp tại IN1 (cực âm của OP AMP) cao hơn điện áp tại IN2 (cực dương của OP AMP), tại ngõ vào của inverter sẽ có giá trị điện áp thấp và PM3 sẽ dẫn Lúc này tại ngõ ra của mạch so sánh sẽ ở mức điện áp cao Khi điện áp tại IN1 (cực âm của OP AMP) thấp hơn điện áp tại IN2 (cực dương của OP AMP), tại ngõ vào của inverter sẽ có giá trị điện áp cao và NM6 sẽ dẫn Lúc này tại ngõ ra của mạch so sánh sẽ ở mức điện áp thấp Kích thước của các transistor trong mạch so sánh được lựa chọn trong Bảng 4.4

59 Bảng 4.4: Kích thước của các transistor trong mạch so sánh

Tiếp theo, nhóm thực hiện đề tài tạo một Cellview cho mạch so sánh, với việc sắp xếp các chân đầu vào IN1, IN2 và đầu ra OUT được thiết kế để kết nối dễ dàng với các thành phần tiếp theo trong hệ thống Sau khi điều chỉnh kích thước và đặt nhãn cho Cellview, mạch so sánh được đóng gói như thể hiện trong Hình 4.13

Hình 4.13: Đóng gói mạch so sánh

Hình 4.14: Kết quả mô phỏng mạch so sánh

Khi điện áp tại IN1 lớn hơn điện áp tại IN2 = 900mV, ngõ ra OUT ở mức cao Ngược lại, khi điện áp tại IN1 nhỏ hơn điện áp tại IN2 = 900mV, ngõ ra OUT ở mức thấp như minh họa Hình 4.14

Hình 4.15: Công suất tiêu thụ tức thời mạch so sánh

61 Hình 4.16: Công suất tiêu thụ trung bình mạch so sánh

Công suất tiêu thụ trung bình của một mạch so sánh trong thời gian T=2ms được tính bằng cách sử dụng hàm average trong phần mềm Cadence để tính toán trung bình công suất trên toàn bộ dạng sóng thu được Với khoảng thời gian quan sát T = 2ms, công suất trung bình của mạch tích phân tính được có giá trị như Hình

Mạch Flip Flop D

Hình 4.17: Sơ đồ nguyên lý flip flop D

Sơ đồ nguyên lý của flip flop D bao gồm hai ngõ vào D và CLK và hai ngõ ra Q và Q_BAR Ngõ vào D là ngõ vào dữ liệu Giá trị tại ngõ vào này sẽ được lưu trữ vào flip-flop khi có tín hiệu xung nhịp phù hợp Ngõ vào CLK là ngõ vào xung nhịp Tín hiệu xung nhịp này điều khiển thời điểm mà dữ liệu tại ngõ vào D được lưu trữ Khi tín hiệu CLK thay đổi từ mức thấp lên mức cao, dữ liệu tại ngõ vào D sẽ được ghi vào flip-flop Ngõ ra Q là ngõ ra chính của flip-flop Giá trị của ngõ ra Q sẽ phản ánh giá trị tại ngõ vào D ngay tại thời điểm mà xung CLK thay đổi từ mức cao xuống mức thấp và ngõ ra Q_BAR sẽ mang giá trị đảo của ngõ ra Q Kích thước của các transistor trong flip flop D được lựa chọn trong Bảng 4.5

Bảng 4.5: Kích thước của các transistor trong flip flop D

Các transistor PMOS 600nm 300nm

Các transistor NMOS 600nm 300nm

Tiếp theo, nhóm thực hiện đề tài tạo một Cellview cho flip flop D, với việc sắp xếp các chân đầu vào D và CLK và đầu ra Q và Q_BAR được thiết kế để kết nối dễ dàng với các thành phần tiếp theo trong hệ thống Sau khi điều chỉnh kích thước và đặt nhãn cho Cellview, flip flop D được đóng gói như thể hiện trong Hình 4.18

Hình 4.18: Đóng gói flip flop D

Hình 4.19: Kết quả mô phỏng của flip flop D

Từ Hình 4.19, tại thời điểm 0ns khi CLK thay đổi từ mức cao lên mức thấp và ngõ vào D ở mức thấp, tín hiệu ngõ ra Q sẽ nhận dữ liệu từ ngõ vào D và dữ liệu tại ngõ ra Q sẽ ở mức thấp cho đến khi có xung CLK tiếp theo Tại thời điểm V1, khi xung CLK thay đổi từ mức thấp lên mức cao và ngõ vào D ở mức cao, tín hiệu ngõ ra Q sẽ chuyển sang mức cao và Q_BAR sẽ ở mức thấp cho đến khi có xung CLK tiếp theo Tại thời điểm V2, xung CLK thay đổi từ mức thấp lên mức cao và ngõ vào D lúc này vẫn còn ở mức cao nên ngõ ra Q sẽ tiếp tục ở mức cao cho đến khi có xung CLK tiếp theo Tương tự cho các thời điểm khác trong Hình 4.19

Hình 4.20: Công suất tiêu thụ tức thời flip flop D

64 Hình 4.21: Công suất tiêu thụ trung bình Flip-Flop D

Công suất tiêu thụ trung bình của một flip flop D trong thời gian T 0ns được tính bằng cách sử dụng hàm average trong phần mềm Cadence để tính toán trung bình công suất trên toàn bộ dạng sóng thu được Với khoảng thời gian quan sát T = 200ns, công suất trung bình của flip flop D tính được có giá trị như Hình

Mạch DAC 1 bit

Hình 4.22: Sơ đồ nguyên lý mạch DAC 1 bit

65 Khi tín hiệu IN ở mức cao, NM1, NM0 và PM1 dẫn Khi NM0 dẫn làm cho điện áp tại cực G của NM2 bị kéo xuống GND Do đó NM2 và PM2 cũng sẽ ngưng dẫn và điện áp Vref+ sẽ được đưa ra ngõ ra OUT Khi tín hiệu IN ở mức thấp, PM0, MN2 và PM2 dẫn Khi PM0 dẫn làm cho điện áp tại cực G của PM1 bị kéo lên VDD Do đó NM1 và PM1 sẽ ngưng dẫn và điện áp Vref- sẽ được đưa ra ngõ ra OUT Kích thước của các transistor trong mạch DAC 1bit được lựa chọn trong Bảng 4.6

Bảng 4.6: Kích thước của các transistor trong mạch DAC 1 bit

PM0, PM1, PM2 4àm 1àm

NM0, NM1, NM2 2àm 1àm

Tiếp theo, nhóm thực hiện đề tài tạo một Cellview cho mạch DAC 1 bit, với việc sắp xếp các chân đầu vào IN, Vref+ và Vref- và đầu ra OUT được thiết kế để kết nối dễ dàng với các thành phần tiếp theo trong hệ thống Sau khi điều chỉnh kích thước và đặt nhãn cho Cellview, mạch DAC 1bit được đóng gói như thể hiện trong Hình 4.23

Hình 4.23: Đóng gói mạch DAC 1 bit

Hình 4.24: Kết quả mô phỏng DAC 1 bit

Từ Hình 4.24, khi cho điện áp Vref+ bằng 1V và điện áp Vref- bằng 0V Tại thời điểm 24.6ns khi điện áp tại ngõ vào IN ở mức cao, điện áp tại Vref+ sẽ được đưa đến ngõ ra Lúc này điện áp tại OUT = 1.8V Ngược lại, tại thời điểm 96.5ns khi điện áp tại ngõ vào IN ở mức thấp, điện áp Vref- sẽ được đưa đến ngõ ra Lúc này điện áp tại OUT= 0V và tương tự cho các thời điểm khác trong Hình 4.24

Hình 4.25: Công suất tiêu thụ tức thời mạch DAC 1 bit

67 Hình 4.26: Công suất tiêu thụ trung bình mạch DAC 1 bit

Công suất tiêu thụ trung bình của một mạch DAC 1 bit trong thời gian T 0ns được tính bằng cách sử dụng hàm average trong phần mềm Cadence để tính toán trung bình công suất trên toàn bộ dạng sóng thu được Với khoảng thời gian quan sát T = 200ns, công suất trung bình của mạch DAC 1 bit tính được có giá trị như Hình 4.26: 𝑃 𝑎𝑣𝑔 = 1

Bộ Modulator bậc 1

Hình 4.27: Sơ đồ nguyên lý bộ Modulator bậc 1

68 Hình 4.27 minh họa sơ đồ nguyên lý bộ Modulator bậc 1 với các ngõ vào

IN, Vref+, Vref-, CLK và ngõ ra Q_BAR_OUT Ban đầu tín hiệu tương tự đầu vào Vin được đưa vào một mạch cộng, nơi tín hiệu đầu vào được kết hợp với tín hiệu phản hồi từ DAC Các điện trở R1 và R3 tạo thành một mạch cộng và thực hiện cộng hai tín hiệu Vin và ngõ ra của mạch DAC trước khi đưa vào mạch tích phân Mạch tích phân này giúp làm giảm nhiễu và cải thiện độ ổn định của tín hiệu bằng cách tích phân tín hiệu lỗi theo thời gian

Sau khi được tích phân, tín hiệu được chuyển đến mạch so sánh, nơi ngõ ra của mạch tích phân được so với một ngưỡng cố định Vbias, để xác định giá trị bit số kế tiếp trong chuỗi số Bit này sau đó được ổn định bởi D flip flop, với mỗi chu kỳ clock, để tạo ra tín hiệu số 𝑄_BAR, đây là đầu ra số mô phỏng chuỗi các bit

“0” và “1” dựa trên tín hiệu đầu vào tương tự Tín hiệu số được lấy từ ngõ ra Q sau đó được chuyển đổi trở lại thành dạng tương tự bởi mạch DAC thành các giá trị điện áp Vref+ hoặc Vref-

Tiếp theo, nhóm thực hiện đề tài tạo một Cellview cho bộ Modulator bậc 1, với việc sắp xếp chân đầu vào IN, CLK, Vref+, Vref- và đầu ra Q_BAR_OUT được thiết kế để kết nối dễ dàng trong quá trình mô phỏng Sau khi điều chỉnh kích thước và đặt nhãn cho Cellview, bộ Modulator được đóng gói như thể hiện trong Hình 4.28

Hình 4.28: Đóng gói bộ Modulator bậc 1

Hình 4.29: Kết quả mô phỏng của các thành phần trong bộ Modulator bậc 1 với fCLK = 2MHz ở chu kỳ thứ 2 Bảng 4.7: Các tham số đầu vào cho bộ Modulator bậc 1

Các tham số đầu vào Giá trị

Tần số tín hiệu đầu vào 1KHz

Tần số xung clock 2MHz

Thời gian mô phỏng 2ms

Hình 4.29, dạng sóng bộ Modulator trong khoảng thời gian 1ms đến 2ms ở chu kỳ thứ 2 với các tham số đầu vào trong Bảng 4.7 Lúc này mạch đã hoạt động ổn định Để dễ dàng quan sát, nhóm thực hiện đề tài chia dạng sóng bộ Modulator trong khoảng thời gian 1ms đến 2ms thành 6 thời điểm như Bảng 4.8

70 Bảng 4.8: Thời gian quan sát kết quả mô phỏng từ Hình 4.29

V1 đến V2 V2 đến V3 V3 đến V4 V4 đến V6 V6 đến V5 Còn lại

Hình 4.30: Dạng sóng bộ Modulator bậc 1 trong khoảng giữa V1 đến V2

71 Hình 4.32: Dạng sóng bộ Modulator bậc 1 trong khoảng giữa V3 đến V4

72 Hình 4.34: Dạng sóng bộ Modulator bậc 1 trong khoảng giữa V6 đến V5

Hình 4.35: Dạng sóng bộ Modulator bậc 1 trong khoảng giữa V5 đến 2ms

Từ kết quả mô phỏng Hình 4.30 đến Hình 4.35 Trong khoảng thời gian từ V2 đến V3 tín hiệu đầu vào IN có biên độ cao nhất Do đó, trong khoảng thời gian này các bit “1” nhiều hơn các bit “0” tại ngõ ra Q_BAR_OUT Ngược lại trong khoảng thời gian từ V6 đến V5 tín hiệu đầu vào IN có biên độ nhỏ nhất Do đó, trong khoảng thời gian này các bit “0” sẽ nhiều hơn các bit “1” tại ngõ ra Q_BAR_OUT Trong hai khoảng thời gian V1 đến V2 và V3 đến V4 Tín hiệu IN

73 có biên độ từ cao xuống thấp đều nhau Do đó, ở ngõ ra Q_BAR_OUT trong hai khoảng thời gian này sẽ giống nhau

Hình 4.36:Kết quả mô phỏng của các thành phần trong bộ Modulator bậc 1 với fCLK = 2MHz ở chu kỳ đầu tiên

Hình 4.37: Độ trễ của bộ Modulator bậc 1

74 Dạng sóng ở ngõ ra Q_BAR_OUT trong chu kỳ đầu tiên như Hình 4.36 từ 0ms đến 1ms tương tự như dạng sóng ở chu kỳ thứ 2 như Hình 4.36 Tuy nhiên, tại thời điểm ban đầu mạch tích phân chưa chưa ổn định Do đó cần một khoảng thời gian để mạch được ổn định Khoảng thời gian bộ Modulator chưa ổn định được xỏc định như Hỡnh 4.37 với t=3às hay độ trễ của bộ Modulator là t=3às

4.6.4 Xác định phạm vi tần số lấy mẫu Để xác định phạm vi của tần số lấy mẫu, nhóm thực hiện đề tài tiến hành thay đổi chu kỳ xung CLK và giảm thời gian mô phỏng sao cho phần mềm không báo lỗi để quan sát ngõ ra của của mạch tích phân và ngõ ra của bộ Modulator Bộ Modulator hoạt động ổn định khi ngõ ra của mạch tích phân không bị bão hòa và ngõ ra Q_BAR_OUT ít bị ảnh hưởng bởi nhiễu

Hình 4.38: Dạng sóng bộ Modulator bậc 1 tại tần số lấy mẫu FCLK = 400 KHz Khi cho tần số lẫu mẫu FCLK = 400 KHz, lúc này ngõ ra của bộ tích phân không bị bão hòa và ngõ ra Q_BAR_OUT ít bị ảnh hưởng bởi nhiễu

75 Hình 4.39: Dạng sóng bộ Modulator bậc 1 tại tần số lấy mẫu FCLK = 350 KHz

Khi cho tần số lẫu mẫu FCLK = 350 KHz, lúc này ngõ ra của bộ tích phân tại các thời điểm V1 đến V6 bị bão hòa (xén dưới) Do đó tần số lấy mẫu của bộ Modulator trong cấu trúc mà sinh viên thực hiện đề tài đã thiết kế bị giới hạn tại tần số 400KHz

Hình 4.40: Dạng sóng bộ Modulator bậc 1 tại tần số lấy mẫu FCLK = 20MHz

Khi cho tần số lẫu mẫu FCLK = 20 MHz, lúc này ngõ ra Q_BAR_OUT bị ảnh hưởng bởi nhiễu Tuy nhiên tại tần số này, nhiễu này vẫn còn ít nên vẫn có thể hoạt động ở tần số này

76 Hình 4.41: Dạng sóng bộ Modulator bậc 1 tại tần số lấy mẫu FCLK = 25MHz

Khi cho tần số lẫu mẫu FCLK = 25 MHz, lúc này ngõ ra Q_BAR_OUT bị ảnh hưởng nhiễu khá nhiều ở mức thấp Do đó, nhóm thực hiện đề tài đã chọn phạm vi tần số lấy mẫu cho bộ Modulator trong khoảng 400KHz đến 20MHz

Hình 4.42: Công suất tiêu thụ tức thời bộ Modulator bậc 1

77 Hình 4.43: Công suất tiêu thụ trung bình bộ Modulator bậc 1

Công suất tiêu thụ trung bình của một bộ Modulator bậc 1 trong thời gian T=2ms được tính bằng cách sử dụng hàm average trong phần mềm Cadence để tính toán trung bình công suất trên toàn bộ dạng sóng thu được Với khoảng thời gian quan sát T = 2ms, công suất trung bình của bộ Modulator bậc 1 tính được có giá trị như Hình 4.43: 𝑃 𝑎𝑣𝑔 = 1

4.6.6 Đánh giá chất lượng bộ Modulator bậc 1 sử dụng FFT

Khi thực hiện FFT cần tuân theo một số nguyên tắc liên quan đến việc chọn tần số lấy mẫu để sao cho đánh giá được chất lượng của bộ Modulator bậc 1 một cách chính xác nhất:

• Tần số lấy mẫu FS = FCLK

• Tần số sóng sin đầu vào được xác định bằng công thức:

K là một số nguyên tố (1, 3, 5, 7,….) N: Số điểm FFT

FS: Tần số lấy mẫu

• Thời gian thực hiện FFT:

Tsettle: Thời gian để bộ Modulator bậc 1 được ổn định

Ts: Chu kỳ lấy mẫu Để xác định chất lượng của bộ Modulator bậc 1 một cách chính xác nhất Sau nhiều lần mô phỏng, nhóm thực hiện đề tài đã tiến hành thay đổi tần số lấy mẫu nhiều lần để quan sát dạng sóng của bộ Modulator bậc 1 Đối với cấu trúc này, để ngõ ra được ổn định, ít bị ảnh hưởng bởi nhiễu và mạch tích phân không bị bão hòa thì tần số lấy mẫu được giới hạn trong phạm vi từ 400KHz đến 20MHz Chọn Fs = FS = FCLK = 2MHz, N= 4096 và K =3

• Tần số sóng sin đầu vào:

• Thời gian thực hiện FFT:

Tsimulation = Tsettle + NxTs = 3às + 4096x0.5às = 2.051ms

Hình 4.44: Tính toán các tham số đánh giá chất lượng của bộ Modulator bậc 1 với băng thông 100KHz