Do tốc độ cao, SRAM cũng được sử dụng như bộ nhớ cache và bộ nhớchính trong các máy chủ để có hiệu năng tốt nhất.... Điều này đặc biệt hợp lệ đối với các vimạch, trong đó dự trữ trên chi
TỔNG QUAN
Đặt vấn đề
Bộ nhớ là một phần quan trọng của máy tính Nó được sử dụng để lưu trữ dữ liệu hoặc thông tin dưới dạng nhị phân Do đó chương trình được lưu trữ trong bộ nhớ là cần thiết để lưu trữ tạm thời cũng như vĩnh viễn dữ liệu trong hệ thống kĩ thuật số.Bộ nhớ được chia làm hai loại,đó là ROM and RAM RAM cũng có hai loại đó là SRAM và DRAM SRAM (bộ nhớ truy cập ngẫu nhiên tĩnh) có hai khía cạnh thiết kế đó là: tản điện và truyền trễ trong việc đọc và ghi vào ô nhớ Sự ổn định của SRAM là biên độ nhiễu cũng cần tính tới Công suất tiêu thụ,sự ổn định, hiệu suất của SRAM 6T như nào mà phổ biến và đóng vai trò quan trọng trong thế giới vi xử lí, chúng ta sẽ tìm hiểu trong bài báo cáo này.
Mục tiêu
Mục tiêu của bài báo cáo này là tìm hiểu bộ nhớ SRAM 6T, mô phỏng, phân tích cũng như đánh giá được công suất,cũng như độ trễ trong quá trình đọc và ghi của SRAM 6T qua Cadence.Đồng thời so sánh với SRAM 8T,đưa ra nhận xét
Nội dung nghiên cứu
- Tìm hiểu được những khải niệm về SRAM, cấu trúc cơ bản, ứng dụng của SRAM và sự phân loại cơ bản của SRAM.
- Khảo sát các loại SRAM 6T và SRAM 8T.
Giới hạn
Đề tài này nhóm thực hiện thiết kế trên Cadence và mô phỏng đánh giá chức năng và tính toán công suất qua testbench chưa mô phỏng thực tế.
Bố cục quyển báo cáo
Sơ lược về bài báo cáo
CƠ SỞ LÝ THUYẾT
Giới thiệu phần mềm thiết kế 32.2 Tổng quan SRAM
Giới thiệu phần mềm Cadence Virtuoso
Cadence là một trong những công cụ (phần mềm) thiết kế vi mạch tương tự phổ biến hiện nay Công cụ này cung cấp đầy đủ các tính năng cho việc thiết kế vi mạch nhanh chóng và dễ dàng, bao gồm các công cụ sau:
- Virtuoso Schematic Editor: công cụ này cho phép thiết kế vi mạch tương tự ở dạng sơ dồ mạch (schematic) Schematic cung cấp đầy đủ tính năng chỉnh sửa thiết kế trực quan nhanh chóng Tăng hiệu quả trong việc chỉnh sửa sơ đồ mạch của các thiết kế phức tạp thông qua hệ thống phân cấp Tăng tốc quá trình thiết kế thông qua việc tích hợp các công cụ hỗ trợ Đối với các thiết kế lớn và phức tạp hơn, công cụ này không chỉ hỗ trợ nhiều thiết kế mà còn cung cấp khả năng thiết kế hệ thống, không có giới hạn về số lượng các cấp được sử dụng và tự động đảm bảo tất cả các kết nối được duy trì chính xác trong suốt toàn bộ thiết kế Bên cạnh đó, trong công cụ này còn hỗ trợ tính năng mô phỏng và tính toán các thông số trong mạch.
- Virtuoso Symbol Editor: công cụ này cho phép chuyển từ sơ đồ mạch(schematic) sang dạnh ký hiệu (symbol), nhằm để xây dựng những thư viện riêng cho thiết kế và làm giảm đi độ phức tạp trong sơ đồ mạch.
Hình 2.1 Giao điện phần mềm Cadence Virtuoso
SRAM là viết tắt của Static random-access memory (Bộ nhớ truy cập ngẫu nhiên tĩnh hay RAM tĩnh) SRAM lưu giữ các bit dữ liệu trong bộ nhớ miễn là nguồn điện được cung cấp đầy đủ Không giống như DRAM, lưu bit dữ liệu trong các pin chứa tụ điện và bóng bán dẫn, SRAM không cần phải làm tươi theo định kỳ.
Hình 2.2.1a Cấu trúc bộ nhớ SRAM
SRAM chỉ chứa bóng bán dẫn và biến tần, dữ liệu được đưa vào SRAM với sự trợ giúp của bitline và được chuyển tiếp bởi wordline Biến tần được sử dụng để tạo feedback, dùng làm đầu vào cho các bóng bán dẫn, nhờ đó SRAM không cần phải làm mới hàng nghìn lần trong một chu kỳ như DRAM Nhưng trong một bit bộ nhớ có 6 bóng bán dẫn của SRAM khiến cho nó khá cồng kềnh và đòi hỏi nhiều không gian hơn DRAM (1 bit bộ nhớ chỉ có 1 bóng bán dẫn của DRAM) Điện năng mà SRAM cần cũng nhiều hơn DRAM vì nó cần vận hành 6 bóng bán dẫn (thay vì 1 bóng như DRAM).
SRAM nhanh hơn và đắt hơn DRAM, nó thường được sử dụng bên trongCPU Do tốc độ cao, SRAM cũng được sử dụng như bộ nhớ cache và bộ nhớ chính trong các máy chủ để có hiệu năng tốt nhất.
Ngày nay, SRAM công suất thấp và tốc độ cao đã trở thành một phần phân biệt đối xử của nhiều chip VLSI Điều này đặc biệt hợp lệ đối với các vi mạch, trong đó dự trữ trên chip kích thước đang phát triển theo mọi thời đại để mở rộng sự chênh lệch ngày càng tăng về tốc độ của bộ xử lý và bộ nhớ Cache. SRAM được sử dụng làm bộ nhớ Cache rất nhanh và được sử dụng để tăng tốc việc gán giao diện bộ xử lý và bộ nhớ Với cái mới công nghệ trong đổi mới VLSI, tốc độ của các cổng logic đã mở rộng bản chất, nhưng so sánh tốc độ bộ nhớ không được nâng cao Do đó, đối với PC tốc độ cao SRAM bộ nhớ rất quan trọng để nâng cao tốc độ hoạt động và DRAM được sử dụng như một phần của bộ nhớ chính trong đó mật độ có ý nghĩa hơn tốc độ.
Kích thước bộ nhớ Cache của ngày nay được mở rộng với những tiến bộ và chúng đóng vai trò vai trò quan trọng trong việc sử dụng vi mạch và hệ thống trên chip Họ chip Intel cho thấy rằng kích thước bộ nhớ đệm trên chip trong bộ xử lý đang mở rộng để tăng tốc độ bộ nhớ, với kích thước bộ nhớ cache của chip L3 trong bộ xử lý “Intel Pentium Clarkdale (32nm)” được tăng từ 3MB đến 4MB trong “Core-i3 Clarkdale (32nm)” đến 8MB trong “Core- i5Lynnfield (45nm)” đến 12MB trong bộ vi xử lý “Core-i7 Gulf town (32nm)”.Tương tự, CPU xử lý Qualcomm Snapdragon S1 kích thước bộ nhớ đệm L2 được tăng từ 256KB lên 384KB trong Snapdragon S2 lên 512KB trongSnapdragon S3 đến 1MB với 1.5GHZ trong công nghệ 28nm trong bộ vi xử lýSnapdragon S4 Với thời đại ngày càng phát triển, kích thước của bộ nhớ đệm ngày càng tăng.
THIẾT KẾ
SRAM 6T
3.1.1 Quá trình đọc của SRAM 6T a) Quá trình đọc 0
Hình 3.1.1a Sơ đồ SRAM khi đọc mức 0 Ở chế độ đọc 0:
(chúng ta chọn MN1/MN3=3/2 Là điều kiện cần thiết để mở nCMOS) Đầu tiên ,để đọc được dữ liệu, thì trạng thái ban đầu của BL,~BLl =1; Ban đầu q=0;~q=1; Do đó MN1,MP2:ON và MN2,MP1:OFF;
Từ đầu WL=0,sau đó WL được kích hoạt và WL=1 dẫn đến MN3,MN4:ON
Tiếp đến pre-charge tụ Cbl lên thành VDD
Khi mà điện áp thay đổi thì tụ sẽ xả qua q,lúc này điện áp ở BL(=VDD) sẽ sụt xuống theo đường từ MN3->MN1->GND Làm cho q=0 và ~q lúc này sẽ bằng 1; b) Quá trình đọc 1
Hình 3.1.1b sơ đồ của SRAM khi đọc mức 1. Ở chế độ đọc 1:
(chúng ta chọn MN1/MN3=3/2 Là điều kiện cần thiết để mở nCMOS) Đầu tiên ,để đọc được dữ liệu, thì trạng thái ban đầu của BL,~BLl =1; Giả sử q=1;~q=0; Do đó MN1,MP2:OFF và MN2,MP1:ON;
Từ đầu WL=0,sau đó WL được kích hoạt và WL=1 dẫn đến MN3, MN4: ON
Tiếp đến pre-charge tụ Cbl lên thành VDD
Khi mà điện áp thay đổi thì tụ sẽ xả qua ~q,lúc này điện áp ở
~BL(=VDD) sẽ sụt xuống theo đường từ MN4->MN2->GND Còn phía bên
BL thì tụ xả qua q,nhưng MN1 off,nên điện áp vẫn dữ mức 1 và không bị giảm áp Làm cho q=1 và ~q lúc này sẽ bằng 0;
3.1.2 Quá trình ghi của SRAM 6T a) Quá trình ghi 1
Hình 3.1.2 Sơ đồ SRAM quá trình ghi mức 0 lên 1 Ở chế độ write 1:
(chúng ta chọn MN1/MN3=3/2 Là điều kiện cần thiết để mở nCMOS) Giả sử q=0, ~q=1 Do đó MN1,MP2:ON và MN2, MP1: OFF; Đầu tiên tích cực WL làm cho MN3,MN4:ON;
Ban đầu q=0, mình muốn ghi q=1 Lúc này cho BL=1(VDD), ~BL=0(GND) Dòng từ MP2 đổ xuống MN4 rồi xuống GND, điện áp ~q sẽ rơi từ 1 dần dần xuống 0.và trong lúc đó MP1:ON,dòng từ VDD đổ xuống MP1 và đổ xuống q, làm q tăng dần dần lên 1(VDD). b) Quá trình ghi 0 Ở chế độ write 0:
(chúng ta chọn MN1/MN3=3/2 Là điều kiện cần thiết để mở nCMOS) Giả sử q=1, ~q=0.Do đó MN1, MP2: OFF và MN2, MP1: ON; Đầu tiên tích cực WL làm cho MN3, MN4: ON;
Ban đầu q=1, mình muốn ghi q=0 Lúc này cho~ BL=1 (VDD), BL=0 (GND) Dòng từ MP1 đổ xuống MN4 rồi xuống GND, điện áp q sẽ rơi từ 1 dần dần xuống 0 và trong lúc đó MP2: ON, dòng từ VDD đổ xuống MP2 và đổ xuống ~q, làm ~q tăng dần dần lên 1(VDD).
3.1.3 Chế độ Hold Đây là trạng thái SRAM không hoạt động Lúc này BL và ~BL ở giá trị GND.
3.1.4 Sơ đồ thiết kế SRAM 6T
Hình 3.1.4 Sơ đồ thiết kế SRAM 6T
ĐÁNH GIÁ
SRAM 6T
4.1.1 Quá trình đọc a) Chế độ đọc 0 Ở chế độ này, khi WL được kích hoạt, và BL ở mức 0, ~BL ở mức 1 thì ngõ ra Q sẽ ở mức 0, ~Q ở mức 1.
Hình 4.1.1a Dạng sóng ở chế độ đọc mức 0 b) Chế độ đọc 1 Ở chế độ này, khi WL được kích hoạt, BL ở mức 1 và ~BL ở mức 0, thì ngõ ra Q sẽ ở mức 1 và ~Q sẽ ở mức 0.
Hình 4.1.1b Dạng sóng ở chế độ đọc mức 1 4.1.2 Chế độ ghi a) Chế độ ghi 0 Ở chế độ này, khi WL được kích hoạt, và BL ở mức 0, ~BL ở mức 1. Dạng sóng ngõ ra Q sẽ từ mức 1 rơi xuống mức 0 và ~Q sẽ tăng lên thành mức 1.
Hình 4.1.2a Dạng sóng ở chế độ ghi mức 0 b) Chế độ ghi 1 Ở chế độ này, khi WL được kích hoạt, và BL ở mức 1 và ~BL ở mức 0, dạng sóng ngõ ra Q sẽ chuyển từ mức 0 lên mức 1 và ~Q sẽ hạ từ mức 1 xuống 0.
Hình 4.1.2b Dạng sóng ở chế độ ghi 1 4.1.3 Chế độ Hold Ở chế độ này, khi WL không được kích hoạt thì ngõ ra Q, ~Q sẽ giữ trạng thái trước đó:
- Ở khung đỏ đầu.lúc chưa kích hoạt WL, dạng sóng Q, ~Q rơi vào trạng thái không xác định.
- Ở khung đỏ sau, khi tắt WL, dạng sóng ngõ ra Q, ~Q giữ lại trạng thái trước đó.
Hình 4.1.3 Dạng sóng ở chế độ Hold 4.1.4 Công suất trung bình
Hình 4.1.4 Công suất trung bình
SRAM 8T
Hình 4.2.1a Sơ đồ phần đọc SRAM 8T
Hình 4.2.1b Dạng sóng ngõ ra
Hình 4.2.1c Dạng sóng ngõ ra tức thời
Hình 4.2.2a Sơ đồ phần ghi SRAM 8T
Hình 4.2.2b Dạng sóng ngõ ra
Hình 4.2.2c Dạng sóng ngõ ra công suất tức thời
Hình 4.2.2d Công suất tiêu thụ
