Đồ án 2 thiết kế bộ nhớ sram cơ bản 64x64

Đồng th i, nhóm th c hiờ ự ện đề tài xin g i l i cử ờ ảm ơn đến các quý thầy cô trường Đại học Sư phạm Kỹ thuật Thành ph H Chí Minh nói chung, cũng như các thầy cô ố ồ trong khoa Điện –

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH

KHOA ĐIỆN ĐIỆN T Ử

B MÔN K Ộ Ỹ THUẬT MÁY TÍNH – VIỄN THÔNG

ĐỒ ÁN 2 THI T K B Ế Ế Ộ NHỚ SRAM CƠ BẢN 64X64

Sinh viên: NGUY N TH BÍCH Ễ Ị

MSSV: 20161293

LÊ THANH H I Ả

MSSV: 20161310

TP H CHÍ MINH - 5/2023 Ồ

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH

KHOA ĐIỆN ĐIỆN T Ử

B MÔN K Ộ Ỹ THUẬT MÁY TÍNH – VIỄN THÔNG

ĐỒ ÁN 2 THI T K B Ế Ế Ộ NHỚ SRAM CƠ BẢN 64X64

Sinh viên: NGUY N TH BÍCH Ễ Ị

MSSV: 20161293

LÊ THANH H I Ả

MSSV: 20161310

TP H CHÍ MINH - 5/2023 Ồ

PHÊ DUY T C A GI Ệ Ủ ẢNG VIÊN HƯỚ NG D N Ẫ

L I C Ờ ẢM ƠN

Để hoàn thành đề tài nghiên cứu này, lời đầu tiên nhóm thực hiện đề tài xin gửi l i ờ

và t n tình ậ hướng d n nhóm thẫ ực hiện đề tài trong su t quá trình thố ực hiện đồ án

Đồng th i, nhóm th c hiờ ự ện đề tài xin g i l i cử ờ ảm ơn đến các quý thầy cô trường

Đại học Sư phạm Kỹ thuật Thành ph H Chí Minh nói chung, cũng như các thầy cô ố ồtrong khoa Điện – Điện tử nói riêng đã giảng dạy, hướng dẫn những kiến thức đại cương

và chuyên ngành giúp nhóm th c hiự ện đề tài có nh ng ki n thữ ế ức cơ bản để ậ v n d ng lý ụthuyết vào thực tiễn, d ễ dàng hơn khi thực hiện đồ án này

Trong quá trình nghiên cứu đề ạ t i, do ki n th c vế ứ ề chuyên ngành còn h n ch nên ạ ếnhóm th c hiự ện đề tài không th tránh kh i nh ng sai sót khi tìm hi u, phân tích và trình ể ỏ ữ ể

t ừ Thầy để đề tài được đẩy đủ , hoàn chỉnh hơn

MỤC L C Ụ

DANH M C HÌNHỤ 7

DANH M C BỤ ẢNG 9

CÁC T Ừ VIẾT T T 10 Ắ CHƯƠNG 1: TỔNG QUAN 1

1.1 GI I THI U 1 Ớ Ệ 1.2 M C TIÊU NGHIÊN C U 1 Ụ Ứ 1.3 ĐỐI TƯỢNG VÀ PHẠM VI NGHIÊN C U 1 Ứ 1.4 PHƯƠNG PHÁP NGHIÊN CỨU 2

1.5 B C Ố ỤC ĐỀ TÀI 2

CHƯƠNG 2: CƠ SỞ LÝ THUY T Ế 4

2.1 T NG QUAN V B Ổ Ề Ộ NHỚ SRAM 4

2.1.1 Khái ni m ệ 4

2.1.2 Đặc điểm 5

2.1.3 ng d ng Ứ ụ 5

2.2 Ô NH SRAM 5 Ớ 2.2.1 Ô nh ớ SR AM 4T 5

2.2.2 Ô nh SRAM 6T ớ 8

2.2.3 Ô nh SRAM 7T ớ .11

2.2.4 L ựa chọ n ô nh ớ 15

2.3 M CH N Ạ ẠP TRƯỚC 20

2.3.1 C u t o ấ ạ .20

2.3.2 Nguyên lý hoạt động 20

2.3.3 Mô ph ng ỏ .21

2.4 M CH GHI 22 Ạ 2.4.1 C u t o ấ ạ .22

2.4.2 Nguyên lý hoạt động 23

2.4.3 Mô ph ng ỏ .24

2.5 M ẠCH ĐỌ C 25

2.5.1 C u t o ấ ạ .25

2.5.2 Nguyên lý hoạt động 26

2.5.3 Mô ph ng ỏ .27

2.6 M CH GI Ạ ẢI MÃ 28

2.6.1 C u t o ấ ạ .28

2.6.2 Nguyên lý hoạt động 29

2.6.3 Mô ph ng ỏ .31

CHƯƠNG 3: XÂY DỰNG VÀ THI T K MÔ HÌNH SRAM Ế Ế 34

3.1 YÊU C U THI T K 34 Ầ Ế Ế 3.2 THI T K Ế Ế SƠ ĐỒ KH I C A B Ố Ủ Ộ NHỚ 34

3.3 SƠ ĐỒ CHI TI T TOÀN M Ế ẠCH 35

CHƯƠNG 4: KẾT QUẢ 36

4.1 MÔ PH NG M CH TRÊN CADENCE Ỏ Ạ 36

CHƯƠNG 5: KẾT LU ẬN VÀ HƯỚNG PHÁT TRI NỂ .39

5.1 K T LU N 39 Ế Ậ 5.2 HƯỚNG PHÁT TRI N 39 Ể TÀI LI U THAM KH OỆ Ả .40

DANH M C HÌNH Ụ

Hình 2.1: Hình nh hi n vi c a mả ể ủ ạch SRAM 4

Hình 2.2: Ô nh SRAM 4T ớ 5

Hình 2.3: D ng sóng mô t ạ ả chế độ đọ c và ghi của ô nhớ SRAM 4T 6

Hình 2.4: Sơ đồ nguyên lý c a ô nh SRAM 4T ủ ớ 7

Hình 2.5: Đóng gói ô nhớ SRAM 4T 7

Hình 2 6: Dạng sóng mô ph ng c a ô nh SRAM 4T ỏ ủ ớ 8

Hình 2.7: Ô nh SRAM 6T ớ 8

Hình 2.8: Dạng sóng mô t ả chế độ đọ c và ghi c a ô nh SRAM 6T ủ ớ 9

Hình 2 9: Sơ đồ nguyên lý c a ô nh SRAM 6T ủ ớ 10

Hình 2.10: Đóng gói ô nhớ SRAM 6T 10

Hình 2.11 Mô ph ng d ng sóng c a ô nh SRAM 6T : ỏ ạ ủ ớ 11

Hình 2.12: Ô nh SRAM 7T ớ 11

Hình 2.13: Sơ đồ nguyên lý c a ô nh SRAM 7T ủ ớ 13

Hình 2.14: Đóng gói ô nhớ SRAM 7T 13

Hình 2.15 D: ạng sóng mô ph ng c a ô nh SRAM 7T ỏ ủ ớ 14

Hình 2.16: Độ trễ lan truy n low to high c a ô nh SRAM 4T ề ủ ớ 15

Hình 2.17: Đo độ trễ lan truy n high to low c a ô nh SRAM 4T ề ủ ớ 15

Hình 2.18 Mô ph ng công su: ỏ ất c a ô nh ủ ớ 4T 16

Hình 2.19: Độ trễ lan truy n low to high c a ô nh SRAM 6T ề ủ ớ 16

Hình 2.20: Đo độ trễ lan truy n high to low c a ô nh SRAM 6T ề ủ ớ 17

Hình 2.21 Mô ph ng công su t c a ô nh SRAM 6T : ỏ ấ ủ ớ 17

Hình 2.22: Đo độ trễ lan truy n low to high c a ô nh SRAM 7T ề ủ ớ 18

Hình 2.23: Đo độ trễ lan truy n high to low c a ô nh SRAM 7T ề ủ ớ 18

Hình 2.24 Mô ph ng công su: ỏ ất ô nh SRAM 7T ớ 19

Hình 2.25 C: ấu t o m ch nạ ạ ạp trước 20 Hình 2.26: Sơ đồ nguyên lý c a m ch nủ ạ ạp trướ 21c

Hình 2.27: Đóng gói mạch nạp trước 21

Hình 2.28 D: ạng sóng mô ph ng c a m ch nỏ ủ ạ ạp trướ 22c Hình 2.29 C: ấu t o c a m ch ghi ạ ủ ạ 22

Hình 2.30: Sơ đồ nguyên lý của mạch ghi 24

Hình 2.31: Đóng gói mạch ghi 24

Hình 2.32 D: ạng sóng mô ph ng m ch ghi ỏ ạ 25

Hình 2.33 C: ấu t o mạ ạch đọ 26c Hình 2.34: Sơ đồ nguyên lý của mạch đọc 27

Hình 2.35: Đóng gói mạch đọc 27

Hình 2.36 D: ạng sóng mô ph ng mỏ ạch đọ 28c Hình 2.37 M ch gi i mã 6 sang 64 : ạ ả 29

Hình 2.38: Sơ đồ nguyên lý m ch gi i mã 64x64 ạ ả 31

Hình 2.39: Đóng gói mạch giải mã 64x64 31

Hình 2.40 Mô ph ng d ng sóng ngõ vào c a m ch gi i mã 64x64 : ỏ ạ ủ ạ ả 32

Hình 2 41 Mô ph ng d ng sóng ngõ ra c a m ch gi i mã 64x64 : ỏ ạ ủ ạ ả 32

Hình 3.1: Sơ đồ khối của bộ nhớ 34

Hình 3.2: Sơ đồ kết nối các thành ph n c a b ầ ủ ộ nhớ 35

Hình 4.1: Sơ đồ nguyên lý bộ nhớ SRAM 64x64 36

Hình 4.2: Đóng gói bộ nhớ SRAM 64x64 36

Hình 4.3 Mô ph ng d ng sóng vào c a b: ỏ ạ ủ ộ nhớ SRAM 64x64 37

Hình 4.4 Mô ph ng d ng sóng ra c a b : ỏ ạ ủ ộ nhớ SRAM 64x64 37

DANH M C B Ụ ẢNG

B ng 2.1ả : So sánh độ trễ lan truy n và công su t c a ô nh SRAM 4T, 6T, 7T ề ấ ủ ớ 19

B ng 2.2 Bả : ảng trạng thái của mạch ghi SRAM 23

B ng 2.3: B ng s ả ả ự thật m ch gi i mã 6 sang 64 có ngõ vào cho phép tích c c cao ạ ả ự 29

CÁC T Ừ VIẾ T T T Ắ

RAM Random Access Memory :

CPU: Central Processing Unit

FPGA : Field-Programmable Gate Array

d) Đánh giá công suất, độ trễ lan truy n ề

B ng 2.1ả : So sánh độ trễ lan truy n và công su t c a ô nh SRAM 4T, 6T, 7T ề ấ ủ ớ

Ô nhớ SRAM 7T là phương pháp tối ưu về công su t c a ô nh SRAM 6T ấ ủ ớnên có công su t thấ ấp hơn SRAM 6T, độ trễ ủ c a ô nhớ SRAM 7T cũng thấp hơn Tuy nhiên SRAM 7T s d ng nhiử ụ ều transistor hơn nên tiêu tốn diện tích hơn

2.3.2 Nguyên lý hoạt động

M ch nạ ạp trước hoạt động khi có tín hi u PRE = 0 Khi PRE = 0, nệ ếu điện áp giữa hai dòng bit chênh lệch nhau thì Q7 sẽ thực hi n việ ệc phóng điện đố ới i v bên

có điện áp cao hơn và nạp điện cho bên có điện áp thấp hơn cho đến khi mức điện

áp được cân bằng (có giá trị gần bằng nhau) Khoảng thời gian thực hiện việc

2.4 Mạch ghi

2.4.1 Cấu tạo

Hình 2.29: C u t o c a mấ ạ ủ ạch ghi

25

c) D ng sóng ạ

Hình 2.32: D ng sóng mô ph ng m ch ghiạ ỏ ạTheo hình 2.32, khi WE = 0 (chưa cho phép ghi) thì không tác động đến BL

và BLB và không quan tâm đến DATA_IN BL = BLB = 1 là do PRE = 0 Khi WE

= 1 (cho phép ghi), BL và BLB có trạng thái đố ập nhau Khi đó BL có cùng trại l ng thái với DATA_IN đúng theo bảng trạng thái 2.2

2.5 Mạch đọc

2.5.1 Cấu tạo

Mạch đọc hay còn g i là m ch khuọ ạ ếch đạ ải c m nh n (sense amplifierậ ) được

sử dụng để đọc giá tr bên trong ô nh C u t o mị ớ ấ ạ ạch đọc g m m t c p vi sai MN9 ồ ộ ặ

và MN10 được kết nối với các đường bit của ô nhớ cùng với tải phản chiếu dòng điện MP7 và MP8 NM2 được sử dụng để duy trì dòng điện không đổi trong mạch Ngõ ra được lấy từ cổng của MP8 sau đó thông qua một bộ inverter Hình 2.33 mô

tả c u t o mấ ạ ạch đọc SRAM

26

Hình 2.33: C u t o mấ ạ ạch đọc Tín hiệu được đưa vào mạch đọc là tín hi u tệ ừ các đường bit c a m t c t ô ủ ộ ộnhớ SRAM Trong mỗi lần đọc ch có m t hàng dỉ ộ ữ liệu được truy xu t nên chấ ỉ đọc

được m t ô nhộ ớ trong m i c t cỗ ộ ủa b nhớ SRAM Vì v y, trong m i c t ô nh ộ ậ ỗ ộ ớSRAM ta ch cỉ ần m t mộ ạch đọc để khuếch đại tín hi u ệ

2.5.2 Nguyên lý hoạt động

Mạch đọc được phép hoạt động khi SE = 1 Giả ử s BL =1 và BLB = 0, khi

đó, theo hình 2.33 MN10 bật và MN9 tắt dẫn đến ngõ vào inverter kéo xuống “0”

và ngõ ra inverter lên 1, lúc này mạch đọc đọc ô nhớ lưu trữ m c ứ “1” Ngượ ại c l

BL = 0, BLB = 1 thì MN10 t t, MN9 bắ ật, ngõ vào inverter kéo lên “1” và ngõ ra xuống “0”, mạch đọc đọc ô nhớ lưu trữ ức “0” m

27

2.5.3 Mô phỏng

a) Sơ đồ nguyên lý

Hình 2.34: Sơ đồ nguyên lý c a mủ ạch đọc b) Đóng gói

Hình 2.35: Đóng gói mạch đọc

28

c) D ng sóng ạ

Hình 2 36: Dạng sóng mô phỏng mạch đọc Theo hình 2.36, khi SE =1 (cho phép đọc), Q sẽ có ngõ ra tương ứng v i BL ớ

và BLB Khi BL = 1 và BLB = 0 thì Q = 1, ngược lại BL = 0 và BLB = 1 thì Q =1

2.6 Mạch gi i mã ả

2.6.1 Cấu tạo

Theo hình 2.36, m ch gi i mã 6 sang 64 c u t o g m 64 ngõ ra, ạ ả ấ ạ ồ 7 đường ngõ vào trong đó có một ngõ vào (E) cho phép và 6 ngõ vào (A5 → A0) định địa chỉ, ngõ ra tích c c m c cao ự ứ

29

Mạch giải mã

6 sang 64

A5 A4 A3 A2 A1 A0 E

WL0 WL1

WL32

WL63

Hình 2 37: ạM ch gi i mã 6 sang 64 ả2.6.2 Nguyên lý hoạt động

B ng 2.3 Bả : ảng s ự th t m ch gi i mã 6 sang 64 có ngõ vào cho phép tích c c cao ậ ạ ả ự

EN A5 A4 A3 A2 A1 A0 WL63

WL62-WL33

WL32 WL2 WL1 WL0

30

Khi tín hi u ngõ vào cho phép E không tích c c (E=0) thì t t c các ngõ ra ệ ự ấ ả

đều ở m c th p Khi tín hiệu ngõ vào cho phép E tích c c (E=1) thì với m i tổ hợp ứ ấ ự ỗgiá tr ngõ vào (A5, A4, A3, A2 A1) s có mị ẽ ột ngõ ra tương ứng lên mức cao Hàm ngõ ra:

WL0 = E.A5!.A4!.A3!.A2!.A1!.A0!

WL1 = E.A5!.A4!.A3!.A2!.A1!.A0

WL32 = E.A5.A4!.A3!.A2!.A1!.A0!

WL63 = E.A5.A4.A3.A2.A1.A0

32

c) D ng sóng ạ

Hình 2.40: Mô ph ng d ng sóng ngõ vào c a m ch gi i mã 64x64 ỏ ạ ủ ạ ả

Hình 2 41: Mô ph ng d ng sóng ngõ ra c a m ch ỏ ạ ủ ạ giải mã 64x64

64 bits

Hình 3.1: Sơ đồ khối của bộ nhớ

35 3.3 Sơ đồ chi ti t toàn mế ạch

Hình 3.2: Sơ đồ kết nối các thành ph n c a b ầ ủ ộ nhớ

37

c) D ng sóng ạ

Hình 4.3 Mô ph ng d ng sóng vào c a b: ỏ ạ ủ ộ nhớ SRAM 64x64

Hình 4.4 Mô ph ng d ng sóng ra c a b : ỏ ạ ủ ộ nhớ SRAM 64x64

Theo hình 4.3 và hình 4.4, từ đầu đến A và từ B đến C, lúc này PRE = 0,

mạch đang được sạc trước T ừ A đến B, WE = 1 (cho phép ghi), A4 =A1 = 0 và A0

Ô nh , bớ ộ nhớ SRAM 64x64 được thi t kế ế có ưu điểm hoạt động đúng theo

lý thuyết, đáp ứng các yêu c u s dầ ử ụng thông thường Tuy nhiên, bộ nhớ có dòng

rò l n, dòng rò này xu t phát t ô nh SRAM 6T, công su t tiêu th còn l n ớ ấ ừ ớ ấ ụ ớ

Bộ nhớ SRAM 64x64 mà nhóm th c hiự ện đề tài thi t k s d ng ô nh ế ế ử ụ ớSRAM 6T và cấu trúc cơ bản c a m t bủ ộ ộ nhớ SRAM Ô nh này là l a ch n cân ớ ự ọbằng giữa di n tích và hi u su t Vì vệ ệ ấ ậy, vớ ừi t ng nhu c u s d ng c ầ ử ụ ụ thể có th cân ểnhắc s dử ụng các ki n trúc ô nh ế ớ khác Để giảm công su t tiêu thấ ụ, tốc độ đọc – ghi nhanh có th s d ng ki n trúc ô nh SRAM ể ử ụ ế ớ 4T Để giảm dòng rò từ đó giảm công suất tiêu th có th sụ ể ử d ng ki n trúc ô nh SRAM ụ ế ớ 7T

[4] Kumar, C S H., & Kariyappa, B S (2017) Analysis of low power 7T SRAM cell employing improved SVL (ISVL) technique 2017 International Conference on Electrical, Electronics, Communication, Computer, and Optimization Techniques (ICEECCOT)

[5] Kiran, P N V., & Saxena, N (2015) Design and analysis of different types SRAM cell topologies 2015 2nd International Conference on Electronics and Communication Systems (ICECS)

[6] Kumar, R., Baunthiyal, S., Tewari, R., Siva Ganesh, D V., Chandre Gowda, A T., Yadav, R., & Grover, A (2020) Design and Benchmark of Iso-Stable High Density 4T SRAM cells for 64MB arrays in 65nm LSTP 2020 IEEE 17th India Council International Conference (INDICON)

[7] Wenbin Liu, Jinhui Wang, Ligang Hou, Hongyan Yang, & Jianbo Kang (2013) Design and test of an SRAM chip 2013 IEEE 10th International Conference on ASIC

[8] R., S., Deshpande, N T., & Aswatha, A R (2009) Design and Analysis

of a New Loadless 4T SRAM Cell in Deep Submicron CMOS Technologies 2009

Available: https://quantrimang.com/cong-nghe/tim-hieu- -cac-cong-nghe-ram-ve