70 Trang 12 -X- Trang 13 - - XIDANH MỤC CÁC BẢNG BIỂU Trang 14 - - XIIDANH MỤC CÁC TỪ VIẾT TẮTTừ viết tắt Từ tiếng anhIC Intergrated Circuits MOSFET Metal Oxide Semiconductor Field E
VAI TRÒ CỦ A THI Ế T K Ế LAYOUT TRONG QUÁ TRÌNH S Ả N XUẤT IC VÀ TÌNH HÌNH PHÁT TRI ỂN CỦ A LĨNH V Ự C THI ẾT KẾ IC TẠI
Quá trình thiết k IC ế
Dù là thi t k lo i nào thì quy trình thi t kế ế ạ ế ếcũng g m 2 giai đoồ ạn chính:
- Thiế ế ật k lu n lý Logical design ( – Front End design)
- Thiế ế ật k v t lý Physical design Back End design) ( –
Meets the spec? yes no
Hình 1-1 Quá trình thiết kế IC
1.2.1Thiết kế luận lý – Front End design
Sử dụng ngôn ngữ thiết kế phần cứng như Verilog-HDL, VHDL và System-C giúp hiện thực hóa các chức năng logic trong thiết kế mạch Trong giai đoạn này, chúng ta tập trung vào chức năng của mạch dựa trên kết quả tính toán và sự luân chuyển dữ liệu giữa các thanh ghi, gọi là thiết kế mức chuyển thanh ghi (RTL – Register Transfer Level) Sau khi hoàn thành, thiết kế RTL sẽ được mô phỏng để kiểm tra tính đúng đắn của mạch Các công cụ CAD phổ biến cho thiết kế và mô phỏng RTL bao gồm NC-Verilog, NC-VHDL (Cadence), ModelSim (Mentor Graphics) và VCS (Synopsys).
Thiết kế RTL được tổng hợp thành các cổng cơ bản như NOT, NAND, XOR, và MUX với sự hỗ trợ của các phần mềm CAD chuyên dụng Các công cụ phổ biến bao gồm Design Compiler (Synopsys), Synplify (Synplicity), và XST (Xilinx) Kết quả của quá trình tổng hợp không phải là duy nhất và phụ thuộc vào phần mềm CAD cùng với thư viện cổng và macro của nhà sản xuất chip.
Nói chung thiết kế s ố được hỗ rtrợ ất nhiều bởi các công cụ thiế ết k chuyên dụng CADs hơn tương tự
Các thi t kế ế tương tự không được hỗ trợ đắ ực l c bởi CADs như thiế ết k s ố
Phần lớn công việc thiết kế chip hiện nay vẫn được thực hiện bởi con người (80%), yêu cầu nhiều kinh nghiệm và hiểu biết về cấu trúc vật lý, các tham số đặc trưng, cũng như công nghệ sản xuất linh kiện May mắn thay, các thiết kế chip chủ yếu liên quan đến quản lý năng lượng, ADC, DAC, bộ chuyển đổi DC-DC, PLL, và VCO, là những lĩnh vực mà chip số chưa thể thực hiện hiệu quả, với số lượng linh kiện ít hơn nhiều so với các thiết kế chip phức tạp với hàng triệu transistor.
Khi thiết kế chip analog, chuyên viên cần lựa chọn kiến trúc phù hợp dựa trên các thông số yêu cầu của chip và ứng dụng sử dụng Kinh nghiệm là yếu tố quan trọng trong giai đoạn này Sau khi chọn kiến trúc, các tham số của linh kiện trong kiến trúc được tính toán và mô phỏng bằng các phần mềm chuyên dụng như HSpice, Star Hspice, Pspice và IC Design Quá trình này tiếp tục cho đến khi đạt được kết quả mong muốn, đôi khi cần điều chỉnh cả kiến trúc mạch.
Mô phỏng Monte-Carlo là một công cụ quan trọng trong thiết kế chip analog, giúp khảo sát tín hiệu đầu ra khi có sự thay đổi về điện áp nguồn, nhiệt độ môi trường và sai sót trong quy trình sản xuất Bên cạnh các mô phỏng thời gian khác, Monte-Carlo cung cấp cái nhìn sâu sắc về hiệu suất của thiết kế trong các điều kiện biến đổi.
Netlist được tạo ra trong quá trình thiết kế logic được sử dụng để tạo layout cho chip Ở giai đoạn này, các linh kiện và các liên kết giữa chúng sẽ được tạo hình, thể hiện hình dạng thực tế của các linh kiện và dây dẫn trên wafer trong quá trình sản xuất.
Việc thiết kế cần tuân thủ các quy luật do nhà sản xuất quy định, những quy luật này phụ thuộc vào khả năng thi công và công nghệ ủ của nhà máy sản xuất.
Có hai loại quy luật thiết kế là quy luật lamda (λ) và quy luật tuyệt đối Quy luật lamda yêu cầu các kích thước phải là bội số của lamda, trong khi quy luật tuyệt đối sử dụng các kích thước cố định Việc áp dụng quy luật lamda giúp chuyển đổi thiết kế một cách nhanh chóng khi công nghệ thay đổi.
Digital design is significantly aided by CAD tools, which utilize a standard cell library for automatic placement and routing Analog chips require specialized design techniques to meet their unique specifications.
7 chính xác và các kĩ thuật chuyên biệ ểt đ đảm bảo tương thích (matching) giữa các linh kiện nhạy cảm, chống nhiễu và đáp ứng tần số
In this project, I will focus on designing the layout of elements within a standard cell library, which includes combinational circuit elements such as NAND, NOR, and NOT gates, as well as sequential circuits like flip-flops.
Gate-level Netlist (Verilog / VHDL)- logical design result
Standard cell library(nand,inverter,an, xor,xnor,mux )
Hình 1-2 Thiết kế vật lý Kiểm tra DRC và LVS
Sau khi hoàn tất việc layout chip và kiểm tra quy tắc thiết kế (DRC) do nhà sản xuất cung cấp, layout sẽ được xuất thành file netlist File này sẽ được so sánh với netlist thu được trong quá trình thiết kế luận lý để kiểm tra tính đồng nhất (LVS) Nếu hai netlist không tương đồng, cần phải kiểm tra và điều chỉnh layout cho đến khi đạt được sự tương đồng.
DRC và LVS được thực hiện bằng các công cụ chuyên dụng của Synopsys, Cadence và Mentor Graphics Sau khi hoàn tất, toàn bộ quá trình thiết kế vật lý sẽ được xuất ra một file (*.gds hoặc *.gdsII) và gửi đến nhà máy sản xuất.
Sau khi sản xuất, chip sẽ được kiểm tra kỹ lưỡng trước và sau khi đóng gói Quy trình kiểm tra này đảm bảo các thông số kỹ thuật của chip đạt tiêu chuẩn trước khi được chuyển giao cho khách hàng hoặc đưa ra thị trường.
S ự phát tri ể n ngành IC ở Vi ệ t Nam
Mặc dù kỹ thuật điện tử đã được áp dụng tại Việt Nam từ lâu, ngành công nghiệp điện tử vẫn còn lạc hậu và thua kém so với thế giới Việt Nam chưa có dây chuyền công nghệ hiện đại để nghiên cứu và sản xuất chế tạo IC, điều này cũng là thách thức chung cho nhiều ngành khoa học khác Tuy nhiên, chúng ta vẫn có khả năng phát triển ngành thiết kế IC tương tự Dù chưa chế tạo được IC, Việt Nam hoàn toàn có thể tạo ra những thiết kế IC chất lượng, và đây thực sự là một thế mạnh tiềm năng của đất nước.
Hiện nay, thị trường IC tại Việt Nam đang thu hút sự quan tâm của các công ty nước ngoài, như Active Semiconductor của Mỹ, với kế hoạch mở văn phòng thiết kế tại Hà Nội Đồng thời, tập đoàn Renesas của Nhật Bản đang hợp tác với Trường Đại học Bách khoa Thành phố Hồ Chí Minh để đào tạo kỹ sư thiết kế IC Sản phẩm chủ yếu của các công ty này là IC số Trung tâm ICDREC, đặt tại Trường Đại học Quốc gia Thành phố Hồ Chí Minh, đã trở thành trung tâm nghiên cứu hàng đầu tại Việt Nam, và đã thiết kế thành công những sản phẩm IC đầu tiên.
Việt Nam sẽ trở thành điểm đến hấp dẫn cho ngành công nghệ trong thế kỷ 21, thu hút các nhà đầu tư nước ngoài như Mỹ và Nhật Bản Với thị trường có tiềm năng sử dụng chất xám cao và chi phí lao động thấp, Việt Nam hứa hẹn sẽ là nơi học hỏi kinh nghiệm quý báu và áp dụng các công nghệ thiết kế IC tiên tiến nhất.
Việt Nam có thế h ệtrẻ được đào tạo và rất ham học hỏi, do đó có thểlàm chủ được những công nghệ tiên tiến nhất
Công nghệ chế ạ t o và thiết k IC không còn mế ới trên th giế ới, nhưng với
Việt nam nó v n còn rẫ ất m i m , trong thớ ẻ ời gian không xa Việt Nam sẽ bắt nhịp và phát triển trong lĩnh vực thi t k và chế ế ế ạ t o IC
TỔ NG QUAN V Ề CÁC CÔNG NGH Ệ CH Ế Ạ T O VI M Ạ CH, GI I Ớ
T ổng quan, ưu nhượ c đi ể m c ủ a các công ngh ệ ch t o 10 ế ạ
Trong quá trình phát triển, thiết kế mạch tương tự chủ yếu dựa vào công nghệ Bipolar, vốn đã chiếm ưu thế trong một thời gian dài với các IC TTL nổi tiếng Tuy nhiên, vào những năm đầu thập niên 70, công nghệ MOS đã xuất hiện, nổi bật với dòng sản phẩm DRAMs và các vi xử lý có khả năng lập trình.
Trong 20 năm qua, thiết kế mạch l integrated dựa trên công nghệ CMOS đã phát triển mạnh mẽ Ra đời vào đầu thập niên 80, công nghệ silicon-gate CMOS đã kết hợp CMOS và Bipolar thành BiCMOS, tạo ra một công nghệ cạnh tranh với chi phí thấp và hiệu suất cao Một trong những ưu điểm nổi bật của công nghệ CMOS là tiêu tốn năng lượng ít hơn và giảm thiểu năng lượng phân tán so với công nghệ Bipolar Hơn nữa, CMOS cho phép tích hợp nhiều phần tử hơn so với Bipolar Nguyên liệu thô cho công nghệ CMOS rất rẻ và có nguồn cung gần như vô hạn.
Cách đây hai mươi năm, công nghệ CMOS chỉ được phát triển cho các ứng dụng yêu cầu tần số cao Hiện nay, công nghệ này đã nhanh chóng tiến bộ, tạo ra các vi mạch với độ tích hợp cao, giúp giảm kích thước và chi phí, đồng thời tích hợp nhiều tính năng vượt trội.
Công nghệ CMOS mang lại nhiều lợi ích và ngày càng được áp dụng rộng rãi trong việc chế tạo IC Để hiểu rõ hơn về quy trình sản xuất IC sử dụng công nghệ này, bài viết sẽ trình bày các bước cơ bản trong quy trình sản xuất CMOS.
C ấ u t o, nguyên lý làm vi ạ ệ c c a các ph ủ ầ n t ử CMOS
2.2 Cấu tạo, nguyên lý làm việc của các ph n t ầ ửCMOS
Các phần tửcơ bản trong công nghệ CMOS sẽbao gồm các phần tửtích cực như Transistor trường (MOSFET), và các phần tử thụ động như t ụ đi n, điệ ện trở
Dưới đây là giới thiệu vềcác phần tửnày:
2.2.1Các phần tử tích cực trong công nghệ CMOS
Transistor là thiết bị quan trọng trong công nghệ VLSI, chủ yếu sử dụng MOSFET (Metal Oxide Semiconductor Field Effect Transistor) và JFET (Junction Field Effect Transistor) Trong đó, MOSFET được ưa chuộng hơn, bao gồm hai loại chính: MOSFET kênh P (PMOS) và MOSFET kênh N (NMOS) Công nghệ CMOS (Complementary Metal-Oxide-Semiconductor) kết hợp cả hai loại thiết bị kênh P và kênh N, tạo ra hiệu suất cao hơn Cấu tạo của MOSFET được mô tả rõ ràng trong hình 2-1.
Hình 2-1 Cấu tạo của một MOSFET
Cực cổng (Gate) trong CMOS được phủ bởi lớp kim loại như nhôm hoặc polysilicon và được pha tạp với nồng độ cao Giữa lớp kim loại này và đế (Substrate) là lớp oxit SiO2 mỏng, tạo thành tụ giữa cực cổng và đế Nồng độ hạt dẫn trong kênh dẫn phụ thuộc vào điện áp VG, do đó điện dung của cấu trúc này cũng phụ thuộc vào VG, được gọi là điện áp phân cực Đặc tính quan trọng nhất của CMOS là sử dụng điện áp đặt trên gate để điều khiển dòng nguồn-máng.
Hình 2-2 thể hiện mặt cắt ngang của transistor NMOS (MOSFET kênh N) [1]
Hình 2-2 Mặt cắt đứng của một NMOS
Vùng trung tâm của MOSFET chứa tụ MOS, với cực Gate là phần quan trọng của cấu trúc Hai vùng bán dẫn kiểu N, được pha tạp cao, được gọi là nguồn (S - Source) và máng (D - Drain) Tiếp giáp p-n giữa vùng máng và nguồn cần được phân cực ngược để đảm bảo sự cách ly tốt giữa các thiết bị Điện áp đế phải nhỏ hơn hoặc bằng điện áp cấp vào cực D hoặc S Vùng bán dẫn dưới cực Gate được gọi là kênh dẫn, với hai kích thước quan trọng là chiều rộng (W) và chiều dài (L) Việc chọn giá trị W và L phù hợp là rất quan trọng trong thiết kế IC tương tự và IC số.
Cấu trúc của transistor PMOS tương tự như NMOS, nhưng kênh của PMOS là bán dẫn loại P Trước khi chế tạo transistor, cần tạo ra một giếng loại N (n well) trên lớp epitaxy Các điện cực C, D và S là bán dẫn pha tạp loại P đặt trên giếng đó, với điện áp phân cực S có dấu hiệu ngược lại so với điện áp phân cực của NMOS Do đó, bài viết này sẽ tập trung vào nghiên cứu chi tiết về NMOS, trong khi PMOS chỉ được đề cập đến với kết quả.
Hình 2-3 Mặt cắt ngang của một NMOS
2.2.3 Đặc tính Von-ampe của transistor NMOS Để xét đặc tính I V thì ta ph- ải xây dựng được biểu th c cứ ủa dòng điện chảy qua các tiếp điểm và điện áp cung cấp vào các tiếp điểm này Nhưng trước tiên ta xét trường hợp cảS, D và Body đều nối xuống đất
Khi VGS còn thấp hơn V th tồn tại tiếp giáp PN từS đến D và chỉ có m t dòng ộ rất nhỏ chảy qua hai điểm này Hình 4 2- mô tảđặc tính I-V c a NMOSủ [1].
Khi điện áp VGS vượt quá ngưỡng Vth, các điện tử sẽ được hút vào cực G, hình thành một kênh dẫn từ Source đến Drain Khi áp dụng điện áp dương giữa hai tiếp điểm này, một điện trường sẽ được tạo ra, kéo các điện tử và hình thành dòng điện.
Dòng điện trong transistor NMOS luôn đi vào cực nguồn, trong khi cực G được cách ly với kênh, dẫn đến dòng điện Ig lý tưởng bằng không Do đó, I s = Id = Ids.
Biểu thức của dòng Ids được hình thành từ dòng điện tích trong kênh, với các vùng khác nhau như vùng tuyến tính, vùng bão hòa và vùng cut-off tùy thuộc vào giá trị của c a Vủ DS Vùng tuyến tính xuất hiện khi
Khi điện áp VGS lớn hơn Vth, kênh dẫn từ nguồn S đến cực D hình thành, nhưng điện áp VDS nhỏ dẫn đến dòng Ids tỷ lệ thuận với VDS Vùng bão hòa xảy ra khi VDS đạt đến một mức nhất định, làm cho diện tích vùng nghèo tăng lên, dẫn đến việc kênh bị thu nhỏ Tại điểm VDS(sat), kênh sẽ bị cắt và dòng Ids không còn phụ thuộc vào VDS mà chỉ phụ thuộc vào VGS Trong công nghệ MOS, các transistor chủ yếu hoạt động trong vùng bão hòa Điểm cắt kênh được gọi là điểm pinch-off Khi VGS nhỏ hơn Vth, kênh dẫn chưa hình thành và dòng Ids bằng 0 Tuy nhiên, nếu VGS vẫn nhỏ hơn Vth nhưng đủ lớn, dòng Ids sẽ tỷ lệ với VDS theo luật hàm mũ, tình huống này được gọi là vùng đảo yếu (Weak inversion).
Trong vùng tuyến tính, tại bất kỳ điểm nào trên kênh, dòng điện Q' được xác định bởi công thức Q' = -WC''ox (Vox - Vth) C/cm, với điều kiện Vox lớn hơn Vth Ở đây, Vox là điện áp ngang qua lớp oxit, được tính bằng Vgs - V(x), trong đó V(x) là điện áp tại điểm cụ thể trên kênh Khi Vox vượt quá Vth, dòng điện I(x) sẽ được hình thành.
=Q'(x)v(x), v(x)là vận tốc của điện tử trong kênh Sau khi thay các công th c và ứ tính toán thì ta được : [1]
Giá trị là phụ thu c công nghộ ệ
và R n =μnCoxW/L được g i là tham sọ ố ẫ d n nạp
- Đặc tính I-V trong vùng bão hoà
Khi điện áp VDS đạt đến ngưỡng đủ, hiện tượng cắt kênh sẽ xảy ra, dẫn đến dòng điện Ids trở nên không phụ thuộc vào VDS Giá trị của Ids được xác định theo một công thức cụ thể.
Ids=K'n/2W/L(VGS-Vth) 2 với VDS>=(VGS-Vth)>=0 (2.2)
- S ự thay đ i đổ ộ dài kênh(Channel -Length Modulation)
Trong đặc tính của transistor, khi hoạt động trong vùng bão hòa, giá trị Ids thường được cho là không phụ thuộc vào Vds Tuy nhiên, thực tế cho thấy điều này không chính xác Giá trị của Ids thực sự được tính theo một biểu thức cụ thể.
Ids= Kn(VGS-Vth) 2 (1+λVDs) (2.3) với λ được gọi là hệ ố điều chế độ s dài kênh
- Tóm tắt miền hoạ ột đ ng của transistor NMOS
Bảng 2 1 tóm tắt miền hoạt động của transistor NMOS theo các điện áp đặt vào- [1].
Bảng 2-1 Tóm tắt vùng hoạt động của NMOS
Vùng hoạ ột đ ng Vgs Vgd
Bão hòa (active) >= Vt < Vt
Bão hòa (active) < Vt >= Vt
Tuyến tính (triode) >= Vt >= Vt
- Tham số mô hình tín hiệu nhỏ Độ ỗ ẫ h d n gm: gm = (W/L)*(VGS – Vt) =
Giá trị ủ c a các tụ sinh bởi các c p ti p giáp Gateặ ế -Source và Gate Drain:-
Trong vùng triode (tuy n tính): Cế gs = Cgd =
Trong vùng bão hòa: Cgs = , Cgd = 0. Đáp ứng tần số: fT = =
2.2.4 Đặc tính I-V của transistor PMOS
Transistor PMOS tương tự như transistor NMOS, nhưng các điện áp vào các cực có dấu ngược Một điểm khác biệt quan trọng là tham số dẫn nạp Rp của PMOS nhỏ hơn từ hai đến ba lần so với Rn của NMOS, do độ linh động của lỗ trong PMOS chỉ đạt khoảng 40% so với độ linh động của điện tử trong NMOS.
2.2.5Các phần tử thụđộng sử dụng trong công nghệ MOS
Trong thiết kế IC, bên cạnh MOSFET, các linh kiện thụ động như điện trở và tụ điện đóng vai trò quan trọng Điện trở có nhiều loại, bao gồm điện trở khuếch tán, điện trở poly-silicon và điện trở giếng Tụ điện được cấu tạo từ các lớp như poly-poly, metal-poly, silicon-silicon và metal-metal.
2.2.6.1 Điện tr khu ch tán (Diffussion Registor): ở ế
Chúng ta có thể s dử ụng các vùng khuếch tán tạo nguồn và máng để tạo điện trở Cấu trúc của điện trở này được mô tả ở b i hình 2-5 [1]
Hình 2-5 Cấu trúc của một điện trở khuếch tán
2.2.6.2 Điện tr ởPolysilicon ( olysilicon Registor)P
Trong công nghệ CMOS, các cực Gates thường được tạo ra bằng các lớp polysilicon, thường được sử dụng để làm điện trở Về mặt hình dạng, điện trở này tương tự như điện trở khuếch tán Giá trị của điện trở vuông thông thường nằm trong khoảng từ 20Ω đến 80Ω và phụ thuộc nhiều vào các quá trình xử lý.
2.2.6.3 Điện tr gi ng (Well Registor) ở ế
Các quá tr ình cơ bả n trong công ngh ệ CMOS
Công nghệ chế tạo bán dẫn dựa trên nền tảng của nhiều bước xử lý như oxi hóa, khuếch tán, cấy ion, ăn mòn, quang khắc và epitaxy Tất cả các quá trình này bắt đầu với một phiến vật liệu đơn tinh thể silicon Thông thường, các miếng silic đơn tinh thể được sản xuất bằng phương pháp Czocharalski hoặc kỹ thuật float zone Đầu tiên, quy trình sẽ kéo đơn tinh thể thành thỏi đơn tinh silicon, thường có đường kính từ 75 mm.
Đơn tinh thể silicon có kích thước 300 mm và chiều dài 1m được cắt thành các lát mỏng gọi là wafer, với độ dày từ 0,5 đến 0,7 mm Sau khi nuôi cấy, các đơn tinh thể này được pha tạp với các loại nguyên tố khác nhau để tạo ra các vùng n hoặc p tương ứng Bài viết sẽ đi sâu vào các bước cơ bản trong công nghệ chế tạo mạch tích hợp CMOS, với hình 2 mô tả cấu trúc của một wafer.
Hình 2-8 Cấu trúc một Wafer
2.3.1Quá trình oxi hóa ( xidation)O Đây là quá trình được thực hiện đầu tiên, mục đích c a bưủ ớc này là t o ra ạ một lớp SiO2 trên bề mặ ủt c a wafer, đây là lớp phủ vững chắc trên bề ặ m t và có khả năng cách điện cao, chịu nhiệ ố ảt t t b o v cho lệ ớp vật li u Silic trong su t quá trình ệ ố khuếch tán Ngoài ra, SiO2 còn có khả năng bảo vệ toàn b mộ ạch điện khỏi môi trường bên ngoài và chống tác dụng c a phóng xủ ạ Ngoài ra, ứng dụng quan trọng của lớp oxit này là dùng đểlàm tụ ệđi n trong mạch tích hợp
Sau khi thực hiện quá trình oxi hóa, một lớp oxit sẽ hình thành trên bề mặt của wafer, với 44% chiều dày lớp oxit ăn sâu vào bề mặt và 56% nằm trên bề mặt Chiều dày lớp oxit, ký hiệu là t ox, thường dao động từ 150A đến 10000A và được tạo ra ở nhiệt độ từ 700 đến 1000 độ C Lớp oxit này đóng vai trò cực kỳ quan trọng trong việc chế tạo và hoạt động của IC Hình 2-9 minh họa sự khác biệt của phiến Si trước và sau khi oxi hóa.
Hình 2-9 Phiến Si trước và sau khi oxi hóa Quá trình oxi hóa được biểu thị ằ b ng các phương trình hóa học:
Si + 2H2O SiO 2 + 2H 2 (Oxi hoá ướt)
2.3.2Quá trình Khuếch tán (Diffusion)
Khuếch tán là bước cơ bản thứ hai trong công nghệ bán dẫn, giúp chuyển động các hạt vào sâu trong phiến nhờ vào đặc tính chuyển động hỗn loạn của chúng Khi có chênh lệch nồng độ, hạt sẽ di chuyển từ vùng có nồng độ cao sang vùng có nồng độ thấp Phương pháp này thường được sử dụng để tạo lớp chuyển tiếp p-n cho chế tạo diode, transistor, và tạo vùng nguồn của MOS, cũng như để tạo điện trở và bản cực của thiết bị điện.
Khuếch tán thư ng đườ ợc thực hiện ở dải nhiệt độ rất cao từ 800 o C tới
Khuếch tán ở nhiệt độ 1400 độ C có hai mô hình cơ bản: khuếch tán từ nguồn vô hạn và khuếch tán từ nguồn hữu hạn Trong mô hình khuếch tán từ nguồn vô hạn, nồng độ tại bề mặt được giả định là không đổi trong suốt quá trình khuếch tán, và nồng độ sẽ phân bố theo độ sâu theo hàm của thời gian Ngược lại, trong mô hình khuếch tán từ nguồn hữu hạn, nồng độ tại bề mặt giảm dần theo thời gian khuếch tán.
Hình 2-10 Khuếch tán từnguồn vô h n và hạ ữu hạn
Trong cả hai mô hình, nồng độ tạp chất ban đầu là yếu tố quan trọng trong quá trình khuếch tán Chuyển tiếp P-N được hình thành khi tạp chất khuếch tán vào loại dẫn điện khác, với khoảng cách từ bề mặt khuếch tán đến lớp tiếp giáp được gọi là chiều sâu chuyển tiếp Hai mô hình khuếch tán này phản ánh hai giai đoạn khác nhau trong quá trình khuếch tán Giai đoạn đầu tiên, gọi là giai đoạn tạo nguồn (pre-deposition), áp dụng mô hình khuếch tán từ nguồn vô hạn với chiều sâu lớp chuyển tiếp khoảng 0,1μm Giai đoạn thứ hai, giai đoạn khuếch tán vào (drive-in diffusion), thường diễn ra ở nhiệt độ từ 1050°C đến 1200°C, sử dụng mô hình khuếch tán từ nguồn hữu hạn với chiều sâu lớp chuyển tiếp thường là 10μm.
Trong phương pháp khuếch tán, ta phải tính t i sai s khu ch tán ngang vớ ố ế ới chiều sâu khuếch tán ngang ≈ 80% chiều sâu khu ch tán vuông gócế
Khuếch tán là yếu tố quan trọng trong quá trình chế tạo IC, thường được sử dụng để tạo ra các chuyển tiếp p-n và hình thành vùng nguồn (source) cùng máng (drain) của MOSFET.
Hình 2-11 Quá trình cấy Ion
Quá trình cấy ion là phương pháp không sử dụng nhiệt độ cao để đưa các ion tạp chất năng lượng cao vào phiến Silicon Các nguyên tử tạp chất sẽ được ion hóa, gia tốc và hướng đến bề mặt phiến Silicon.
Phương pháp cấy ion cho phép điều chỉnh chính xác lượng nguyên tử được cấy vào mạng tinh thể, với khả năng cấy ion ở độ sâu từ 10-1000nm dưới bề mặt Một trong những ưu điểm nổi bật của phương pháp này là khả năng cấy ion qua lớp oxide và cấy nhiều loại nguyên tố khác nhau, vượt trội hơn so với phương pháp khuếch tán.
Cấy ion được thực hiện trong môi trường chân không để đảm bảo độ sạch cao Quá trình này diễn ra ở nhiệt độ ổn định trong phòng thí nghiệm, giúp không làm ảnh hưởng đến sự phân bố của các tạp chất trong các giai đoạn khuếch tán trước đó.
Các ion năng lượng cao khi đi vào đợt sẽ va chạm với các nguyên tử, dẫn đến việc mất dần năng lượng cho đến khi dừng lại Mỗi lần va chạm, quỹ đạo di chuyển của chúng là ngẫu nhiên Để phân tích nồng độ, chúng ta áp dụng quy luật phân bố theo hàm Gauss, do bản chất của quá trình va chạm mang tính chất thống kê.
Trong quá trình cấy ion, va chạm mạnh có thể đẩy nguyên tử ra khỏi vị trí trong mạng tinh thể, dẫn đến sai hỏng và làm vật liệu trở thành vô định hình Để khắc phục sai hỏng và kích hoạt ion, cần thực hiện quá trình ủ nhiệt ở nhiệt độ từ 400°C đến 600°C trong một khoảng thời gian nhất định Để ngăn chặn hiện tượng khuếch tán tiếp theo, có thể sử dụng phương pháp ủ nhanh bằng tia laser hoặc bức xạ hồng ngoại.
Hiện nay, phương pháp cấy ion được ứng dụng phổ biến trong việc pha tạp kênh, cho phép điều khiển mức điện áp ngưỡng, tạo ra các giếng P hoặc N, và hình thành vùng nguồn cũng như ồ máng của MOSFET Việc cấy ion giúp kiểm soát nồng độ và phân bố tạp chất một cách dễ dàng, điều này rất quan trọng trong việc giảm kích thước của linh kiện.
2.3.4Quá trình lắng đọng (Deposition)
Quá trình lắng đọng các phim vật liệu khác nhau trên wafer silic sử dụng nhiều kỹ thuật như lắng đọng chân không, phương pháp phún xạ và lắng đọng hóa học Trong đó, lắng đọng chân không là phương pháp quan trọng, trong đó chất liệu rắn sẽ được xử lý để tạo ra các lớp phim mỏng.
KIẾ N TH Ứ C LAYOUT CƠ B Ả N
Các ph ầ n t ử cơ bả n
Tất cả các layout trong thư viện chuẩn đều được xây dựng từ các transistor nMOS và pMOS với kích thước đa dạng Các transistor này được kết nối theo sơ đồ nguyên lý chính xác.
MOSFET loại P hoạt động như một công tắc đóng khi điện áp đầu vào thấp (0 V) và mở khi điện áp cao (5 V) Ngược lại, MOSFET loại N đóng khi điện áp đầu vào cao (5 V) và mở khi điện áp đầu vào thấp (0 V) Công nghệ CMOS kết hợp cả hai loại MOSFET này, đảm bảo rằng không bao giờ có đường dẫn từ nguồn điện áp (5 V) đến đất, dẫn đến việc các mạch CMOS tiêu thụ rất ít năng lượng.
MOSFET loại P “công tắc đóng khi đầu vào là 0
MOSFET loại N “công tắc đóng khi đầu vào là 1
Hình 3-1 Nguyên lí làm việc của MOSFET
C ổ ng logic
Dưới đây là sơ đồ nguyên lý của cổng logic Inverter:
Hình 3-2 Sơ đồ nguyên lý cổng Inverter loại CMOS
Bảng sựthật của cổng Inverter:
Hình 3-3 Kí hiệu và bảng sự thật cổng Inverter
Cổng đảo hoạ ột đ ng như sau:
• Khi A = 0, pMOS d n, nMOS tẫ ắt, Y được kéo lên VDD (Y = 1), dòng chảy từVDD qua pMOS ra Y.
• Khi A = 1, pMOS tắt, nMOS dẫn, Y được kéo xuống GND (Y = 0), dòng chảy t Y qua nMOS xuừ ống GND
Hình 3-4 Sơ đồ nguyên lý cổng NAND loại CMOS
Hình 3-5 Kí hiệu và bảng sự thật cổng NAND
Hoạ ột đ ng của cổng NAND như sau:
• Khi A = 0, B = 0 thì 1 và 4 d n; 2 và 3 tẫ ắt nên Y = 1
• Khi A = 0, B = 1 thì 1 và 3 d n; 2 và 4 tẫ ắt nên Y = 1
• Khi A = 1, B = 0 thì 2 và 4 d n; 1 và 3 tẫ ắt nên Y = 1
• Khi A = 1, B = 1 thì 1 và 4 tắt; 2 và 3 dẫn nên Y = 0
Hình 3-6 Sơ đồ nguyên lý cổng NOR loại CMOS
Hình 3-7 Kí hiệu và bảng sự thật cổng NOR
Hoạ ột đ ng của cổng NAND như sau:
• Khi A = 0, B = 0 thì 1 và 4 d n; 2 và 3 tẫ ắt nên Y = 1
• Khi A = 0, B = 1 thì 1 và 3 d n; 2 và 4 tẫ ắt nên Y = 0
• Khi A = 1, B = 0 thì 2 và 4 d n; 1 và 3 tẫ ắt nên Y = 0
• Khi A = 1, B = 1 thì 1 và 4 tắt; 2 và 3 dẫn nên Y = 0.
M t cộ ấu hình transistor thường dùng trong sơ đồ mạch nguyên lý là transmission gate
Trong mạch đảo (inverter), cực D hoặc S của transistor được kết nối với nguồn cung cấp điện Các cổng logic khác cũng tham gia vào việc kết nối nhiều transistor, tạo thành một phần của mạch Cuối cùng, mạch này kết nối với nguồn cung cấp năng lượng, cho phép transistor hoạt động tương tự như các mạch đảo đơn giản.
Transistor PMOS kết nối với mức logic "1", trong khi NMOS tạo ra mức "0", và thường không bị đảo ngược Bảng sự thật cho thấy đây là một trong những lý do giải thích hiện tượng này PMOS có khả năng vượt qua mức logic "0", nhưng quá trình này diễn ra một cách miễn cưỡng và làm suy giảm mức logic.
Cả transistor NMOS và mức logic "1" đều thể hiện "mức yếu" trong bảng sự thật Những "mức yếu" này thường không được khuyến khích trong thiết kế mạch, trừ khi có ý định cụ thể Thông thường, cả hai tín hiệu điều khiển được sử dụng để cổng truyền dẫn hoạt động hoàn toàn "bật" hoặc "tắt" với cả hai transistor.
Hình 3-8 Sơ đồ nguyên lý tranmission gate loại CMOS
Hình 3-9 Kí hiệu và bảng sự thật của transmission gate
Hoạ ột đ ng của transmission gate như sau:
• Khi = 0, = 0 thì B A NMOS dẫn PMOS t, ắt nên Vout =Vin
• Khi = 0, = 1 thì B A NMOS dẫn PMOS d, ẫn nên Vout =Vin
• Khi B = 1, = 0 thì NMOS tA ắt, PMOS tắt nên Vout = X (không phụ thuộc Vin)
• Khi = 1, = 1 thì NMOS tB A ắt, PMOS dẫn nên Vout=Vin.
Đọ c hi ể u sơ đ ồ nguyên lý
Hình 3-10 Ví dụ ộ m t sơ đồnguyên lý
Sơ đồ nguyên lý là một phần quan trọng trong quá trình layout mạch, vì mạch layout phải phản ánh chính xác sơ đồ nguyên lý (kiểm tra LVS) Để thực hiện điều này, trước tiên chúng ta cần hiểu rõ các ký hiệu trên bản vẽ, bao gồm PMOS, NMOS, mạch đảo, NAND, NOR, OR, AND, cùng với các chân đầu vào, đầu ra, VDD và VSS (nguồn cấp).
Chú ý: M là number of fingers.Nghĩa là Wp = M x Wpa, Wn= M x Wna
Stick diagram
Stick diagram là một loại biểu đồ hỗ trợ người thiết kế trong việc tạo ra layout, giúp họ hiểu rõ chức năng của mạch, vị trí các linh kiện trên bảng mạch và các kết nối giữa chúng.
Stick diagram là hình ảnh thu gọn của bản vẽ layout, tương tự như bộ khung của một mạch layout mà không có kích thước thực tế và tỷ lệ chuẩn giữa các linh kiện Đây là bước trung gian giữa sơ đồ nguyên lý mức MOS và sơ đồ layout của IC.
Hình 3-11 Một ví dụ ề v stick diagram
Các đ c điặ ểm của Stick diagram:
- Được v b ng các nét m nh, không cẽ ằ ả ần quan tâm đ n đế ộ m nhđậ ạt
- Cung cấp thông tin về các liên k t gi a các lế ữ ớp bán dẫn (xác định các lớp bán dẫn khác nhau và mối liên hệgiữa chúng)
- Có thểchuyển stick diagram thành bản vẽ layout khi áp dụng đúng các quy tắc thiết kế
- Mỗi khi có một thanh poly vắt qua một miền khuếch tán loại N ho c P sặ ẽ hình thành nên một NMOS hoặc PMOS tương ứng
- Khi cùng một lo i v t liạ ậ ệu đư c đợ ặt sát nhau hoặc vắt qua nhau, chúng sẽ được đ nh nghĩa là có kị ế ốt n i với nhau
- Có thểcó nhiều hơn một cách vẽstick diagram cho một mạch nguyên lý tùy theo các cách b trí khác nhau.ố
Hình 3-12 Stick diagram của NMOS và PMOS Sau đây là sơ đồ nguyên lý và stick diagram của cổng inverter:
Hình 3-13 Sơ đồ nguyên lý của cổng Inverter và stick diagram tương ứng
Các l ớ p và k ế t n ố i
Các lớp trong mạch điện có khả năng mang tín hiệu điện áp, bao gồm lớp khuếch tán (pcom, ncom), lớp kim loại và lớp poly silicon, được thể hiện rõ trong layout.
Các lớp này tạo ra ngăn cách về điện giữa các lớp dẫn trên Ví dụ lớp kim loại 1 v i lớ ớp kim loại 2, kim loại 3
Dùng để ố n i gi a các l p khác nhau v i nhau: ữ ớ ớ
- poly contact:contact nối gi a l p poly silicon vữ ớ ới kim lo i ạ
- contact p: contact nối kim loạ ới v i lớp pcom
- contact n: contact nối kim lo i v i lạ ớ ớp pcom
- via1: để ố n i tín hiệu từ l p kim loớ ại 1 lên lớp kim loại 2
- via2: để ố n i tín hiệu từ l p kim loại 2 lên lớ ớp kim loại 3
Lớp đánh dấu vùng khuếch tán (pcom, ncom) có thể được pha tạp bởi các loại ion khác nhau Khi được pha tạp bởi P implant (P+), nó sẽ tạo thành Pmos với đế là n well Ngược lại, nếu được pha tạp bởi N implant (N+), sẽ hình thành Nmos.
3.6 Các lu t layout cậ ần chú ý
Sau khi hoàn thành layout, việc kiểm tra quy tắc thiết kế (DRC - design rules check) là rất quan trọng và cần thiết, vì điều này giúp nhà sản xuất có thể chế tạo sản phẩm một cách chính xác Các quy tắc này bao gồm nhiều luật khác nhau giữa các lớp và từng lớp, nhưng có thể tóm tắt thành các loại luật cơ bản.
3.6.1 Độ rộng Độ ộ r ng nhỏ nh tấ : là kích thước nhỏ nh t c a 1 lấ ủ ớp có thểchế ạ t o theo mọi hướng
Hình 3-14 Độ rộng nhỏ nhất Độ ộ r ng chính xác: là kích thước cốđịnh với 1 lớp (thường là contact, via)
Hình 3-15 Độ rộng chính xác
Kho ng cách nhả ỏ là khoảng cách tối ưu giữa các đường của cùng một lớp hoặc giữa hai lớp khác nhau Ví dụ, nó có thể được áp dụng giữa các dây kim loại, giữa các ống poly và poly bên cạnh, giữa hai poly, cũng như giữa lớp khuếch tán và lớp implant.
Hình 3-16 Khoảng cách tối thiểu
Quy tắc chồng lấn xác định lượng tối thiểu mà một đối tượng trên một lớp có thể trùng với một lớp đối tượng khác Khi có sự chồng chéo, nếu đối tượng chồng lên nhau nhiều hơn khoảng cách quy định hoặc có cạnh trùng, thì sẽ không bị coi là vi phạm các quy định về chồng chéo.
Luật mở rộng xác định lượng tối thiểu yêu cầu một đối tượng trên một lớp phải mở rộng ra ngoài mép của đối tượng trên lớp khác Đối tượng không được coi là vi phạm các quy tắc mở rộng khi chúng mở rộng hơn khoảng cách quy định, có một lối thoát cạnh trùng nhưng không nằm bên ngoài, hoặc hoàn toàn được bao quanh.
3.6.5Một số lỗi drc thường gặp
Dưới đây là các l p đướ ợc sử d ng trong thiụ ết kế layout với các màu sắc và kí hiệu tương ứng
Hình 3-19 Các lớp sử ụ d ng trong thiết kế layout
Bảng 3-1 Một số lỗi drc thường gặp
PO.W.1 độ rộng nhỏ nhất của poly
PO.S.1 khoảng cách nhỏ nhất giữa 2 poly
PO.S.2 khoảng cách quy định giữapoly gate và poly bên cạnh
PO.EX.1 độ mở rộng của poly so với oxit
CO.W.1 độ rộng quy định của contact
CO.S.1 khoảng cách giữa các contact cùng net
CO.S.2 khoảng cách giữa các contact khác net
M1.W.1 độ rộng nhỏ nhất của kim loại
M1.S.1 khoảng cách nhỏ nhất giữa 2 kim loại
Hình 3-20 Một số lỗi drc thường gặp
Khi các yêu cầu thiết yếu đã được đáp ứng và chúng ta có kinh nghiệm trong việc bố trí, cần chú trọng đến việc thiết kế layout có chất lượng hơn Do đó, chúng ta sẽ tập trung vào việc đánh giá chất lượng và những yếu tố mà chúng ta có thể dự đoán, từ đó lập kế hoạch trước cho các yêu cầu nâng cao.
Khả năng tương thích với các công cụ sử dụng sau này, như bố trí thân thiện cho các công cụ place and route, là một yếu tố quan trọng cần chú ý trong quá trình layout.
• Sản xuất đư c (nghĩa là đáp ứợ ng tất cảcác quy tắc thiết kế ố t i thiểu)
• Bảo trì (tức là, cách bốtrí sẽ ễ dàng thay đổ d i hoặc tối ưu hóa)
• Độtin cậy sau sản xuẩt
• Khả năng thu h p đưẹ ợc
Luận văn này sẽ đề ậ c p đến 2 tiêu chí di n tích và timmingệ
Vì chiều cao của thư viện standard cell là cố định, để giảm diện tích, chúng ta cần giảm chiều rộng của layout Đối với timing, các thông số quan trọng cần chú ý bao gồm: rise delay, fall delay, rise transition và fall transition.
20% input output delay output transition input transition
Hình 3-21 Định nghĩa về các timing
Đánh giá layout
Khi các yêu cầu thiết yếu đã được đáp ứng và chúng ta có kinh nghiệm trong việc bố trí, việc thiết kế layout cần chú trọng đến chất lượng hơn Do đó, chúng ta sẽ tập trung vào việc đánh giá chất lượng và những yếu tố mà chúng ta có thể dự đoán để lập kế hoạch cho các yêu cầu nâng cao.
Khả năng tương thích với các công cụ sử dụng sau này, như công cụ place and route, là yếu tố quan trọng cần lưu ý trong quá trình thiết kế layout Việc đảm bảo bố trí thân thiện với các công cụ này sẽ giúp tối ưu hóa hiệu suất và giảm thiểu các vấn đề phát sinh trong giai đoạn triển khai sau.
• Sản xuất đư c (nghĩa là đáp ứợ ng tất cảcác quy tắc thiết kế ố t i thiểu)
• Bảo trì (tức là, cách bốtrí sẽ ễ dàng thay đổ d i hoặc tối ưu hóa)
• Độtin cậy sau sản xuẩt
• Khả năng thu h p đưẹ ợc
Luận văn này sẽ đề ậ c p đến 2 tiêu chí di n tích và timmingệ
Để giảm diện tích của layout trong thiết kế mạch tích hợp, chúng ta cần giảm chiều rộng của layout, vì chiều cao của thư viện standard cell là không đổi Khi xem xét timing, các thông số quan trọng cần chú ý bao gồm rise delay, fall delay, rise transition và fall transition Những thông số này ảnh hưởng trực tiếp đến hiệu suất hoạt động của mạch.
20% input output delay output transition input transition
Hình 3-21 Định nghĩa về các timing
PHƯƠNG PHÁP THIẾ T K Ế LAYOUT
Layout m ộ t transistor cơ b ả n
Hình dưới đây mô tả ệ vi c layout một transistor đơn thuần v i chiớ ều dài kênh
Kích thước L = 0,2 um và độ rộng kênh W = 20 um yêu cầu các vùng khuếch tán của cực nguồn và cực máng phải được thiết kế để tối đa hóa số lượng tiếp xúc có thể Điều này giúp giảm điện trở giữa kim loại và vùng khuếch tán, đồng thời tăng cường độ dòng điện qua các tiếp xúc, đảm bảo hiệu suất làm việc của transistor.
Hình 4-1 Layout của một transistor
Dùng chung (Sharing)
Khi các transistor được kết nối với nhau qua cực D và S, chúng ta thường có xu hướng đặt chúng gần nhau để tối ưu hóa hiệu suất Việc này giúp tránh được các vấn đề liên quan đến khoảng cách và đảm bảo tín hiệu truyền đi ổn định hơn.
2 transistor,khi đó diện tích của layout cũng thu hẹp lại
G ấ p transistor (Folding)
Khi cần dòng lớn đi qua transistor, người ta tăng độ rộng kênh lên nhiều lần, trong khi kích thước của một thư viện chuẩn lại là cố định Để giải quyết vấn đề này, transistor được chia thành nhiều transistor nhỏ hơn nhưng vẫn đảm bảo đúng mạch nguyên lý Kỹ thuật này được gọi là "gấp" (folding), giúp thu nhỏ mạch layout khi tỉ lệ độ rộng kênh p và n của cùng một cổng có sự chênh lệch lớn Cần lưu ý rằng chúng ta luôn cố gắng "gấp" thành các transistor có kích thước bằng nhau hoặc gần bằng nhau.
Layout của transistor được trình bày trong mục 4.1.1 cho thấy cách tối ưu hóa kích thước bằng cách chia nhỏ thành nhiều transistor Chẳng hạn, một transistor với độ rộng kênh W = 20 um và chiều dài kênh 0,2 um có thể được thay thế bởi 4 transistor song song, mỗi transistor có độ rộng kênh 5 um và chiều dài kênh 0,2 um, như minh họa trong hình 4-3 [3].
Hình 4-3 Folding layout của transistor
Here is the rewritten paragraph:"Bản layout tip theo mô tế một transistor được chia thành 4 transistor nhỏ hơn và kết nối chúng với nhau để tạo thành một cấu trúc phức tạp Trong đó, các kết nối vi cố ớ ực đế Bulk đã được lược bỏ để đơn giản hóa bản vẽ và dễ dàng hơn trong quá trình thiết kế."
Các bước thực hiện folding layout của transistor bắt đầu bằng việc chia nhỏ transistor ban đầu có kích thước W = 20 um thành hai transistor nhỏ hơn, mỗi cái có W = 10 um Sau đó, hai transistor này được đặt trên cùng một hàng ngang và được áp sát lại với nhau để cực D (hoặc S) của cả hai transistor chồng lên nhau, tức là chia sẻ chung Cuối cùng, dây kim loại được sử dụng để nối các cực này lại với nhau.
47 cực D l i v i nhau, n i các c c S l i v i nhau và n i các c c cạ ớ ố ự ạ ớ ố ự ổng poly lạ ới v i nhau
Kĩ thuật này trong một số tài liệu thường gọi là folding (có nghĩa là “gấp l i”) ạ
Các transistor được chế tạo bằng cách cấy chồng các miền bán dẫn lên nhau, với các miền này mỏng dần ra phía ngoài và mỏng nhất ở rìa của mạch Điều này khiến việc xác định ranh giới giữa các miền trở nên khó khăn, dẫn đến việc khó xác định độ rộng kênh W của transistor Sự khó khăn này có thể tạo ra sai lệch về đặc tính của transistor so với lý thuyết Việc chia nhỏ một transistor thành hai transistor nhỏ sẽ làm tăng độ lệch của W gấp đôi, ảnh hưởng đến hiệu suất làm việc của transistor cũng như toàn bộ mạch.
Tuy nhiên, kĩ thuật folding là một kĩ thuật mang lạ ấi r t nhiều ích l i, vì nó ợ làm cho mạch điện của IC trở nên gọn hơn rất nhiều
4.2 Thiết kế layout tối ưu
VSS phần đặt layout chiều cao không đổi
Thi ế t k layout t ế ối ưu
Khi bố trí đường nguồn VDD và VSS cho các transistor, việc các cổng logic trong thư viện có chiều cao khác nhau sẽ gây khó khăn trong việc nối tín hiệu nguồn và routing Do đó, cần thiết phải sử dụng thư viện với chiều cao cố định để đảm bảo tính đồng nhất và dễ dàng trong quá trình thiết kế.
4.2.1.1K ĩ thuật foldingkhông đều Đầu tiên ta phải áp dụng 2 kĩ thuật cơ bản trên là sharing và folding Nhưng áp dụng thếnào để ử ụ s d ng hết không gian diện tích trong thi t kế ế Như hình 4.7 ta chia đều (folding) pmos, nmos,nhưng khoảng trống ở giữ ấa r t nhiều
Để tận dụng các khoảng trống còn lại, việc chia (folding) không đều được áp dụng, điều này làm thay đổi hoạt động của transistor so với folding đều Trong hình 4-7, mỗi mạch cổng đầu vào đều giảm 1 gate so với hình 4-6, dẫn đến chiều rộng được co hẹp trong khi chiều dài không đổi, cho thấy diện tích mạch giảm đi.
Trong hình 4-8, khi hai cực D (S) của nmos không nối với nhau, cần sử dụng poly để ngăn cách giữa hai transistor, dẫn đến việc tạo ra khoảng trống Để tối ưu hóa, chúng ta có thể chồng nmos của hai gate lên nhau, giảm thiểu một poly dummy (tương đương một gate) thừa ở giữa mạch, từ đó giảm diện tích của mạch Tuy nhiên, cần đảm bảo tuân thủ đúng các quy định về LVS và DRC, vì không phải trường hợp nào cũng có thể áp dụng cách này Kết quả cuối cùng được thể hiện trong hình 4-9.
4.2.2 Tăng tốc độ làm việc cho transistor
Giảm thiểu các điện trở và điện dung kí sinh là yếu tố quan trọng để tăng tốc độ đáp ứng của transistor Để đạt được điều này, chúng ta cần xác định vị trí của các điện trở và điện dung kí sinh trong mạch Sơ đồ dưới đây minh họa điện dung kí sinh giữa các điện cực.
D, G, S đối với cực đế B Hình 4-10 mô tảcác điện dung kí sinh [3]
S jsw : juntion side-wall capacitance B j : junction capacitance gb : gate to bulk dg : drain to bulk sb : source to bulk
C j,db C jsw,db C jsw,sb C j,sb C jsw,sb
Hình 4-10 Các điện dung kí sinh trên một transistor
Nhìn chung thì Csb phụ thuộc vào diện tích của c c S (Aự s ) và chu vi c a củ ực
Công thức tính C db phụ thuộc vào diện tích của các D (Aủ ự D) và chu vi của cực D (PD) Cả Csb và Cdb đều chịu ảnh hưởng từ các miền khuếch tán lân cận Giá trị của As, AD, Ps, PD được lấy từ các bản thiết kế layout.
4.2.2.1Thu gọn transistor (Folding) Đáp ứng tần số c a transistor sẽ được c i thiủ ả ện n u giế ảm đư c các điợ ện dung kí sinh trên các c c D và S ự Khi folding thì diện tích c a D,ủ S giảm đi nên điện dung kí sinh cũng nhỏ đi
Các transistor gấp lại có điện trở ở cực cổng thấp hơn so với transistor ban đầu do cấu hình mắc chuyển từ nối tiếp sang song song Điều này dẫn đến khả năng đóng mở nhanh hơn so với các transistor truyền thống Hình 4-11 minh họa điện trở tương đương trước và sau khi thu gọn transistor.
Hình 4-11 Điện trở tương đương trước và sau khi thu gọn transistor
4.2.2.2 Các đường tín hiệu ng n nhắ ất
Khi chiều dài của các đường tín hiệu tăng lên, điện trở cũng sẽ tăng theo, dẫn đến việc tín hiệu trở nên yếu hơn Do đó, việc tối ưu hóa chiều dài của các đường tín hiệu là rất quan trọng Các loại đường tín hiệu không chỉ giới hạn ở kim loại mà còn có thể sử dụng poly, pcom và ncom.
R□: điện trở vuông L: chiều dài dây dẫn
W: độ ộ r ng dây dẫn Đồng thời điện dung kí sinh c a dây d n v i nhau và vủ ẫ ớ ới lớp đế s ẽnhỏ đi, vì độ bao phủ (overlap) nh ỏ đi khi dây dẫn ngắn hơn Sau đây là b ng điả ện dung kí sinh trên 1 đơn vị diện tích của các lớp kim loại Các lớp càng xa lớp đế thì điện dung kí sinh trên 1 đơn vịdiện tích lại càng nhỏ[3].
Điện trở suất của poly lớn hơn điện trở suất của kim loại, và điện dung kí sinh giữa poly và lớp chất nền, cũng như giữa poly và kim loại, cao hơn nhiều so với điện dung kí sinh giữa kim loại và lớp chất nền Do đó, việc sử dụng poly để kết nối có thể làm tăng thời gian trễ của transistor.
4.2.3Hạn chế lỗi trong sản xuất
Dùng nhiều contact, via trên đường tín hiệu, đường nguồn
Tránh sử dụng chỉ một mạch contact hoặc via, vì phần lớn IC sản xuất bị lỗi do các vấn đề liên quan đến contact và via Cần sử dụng ít nhất hai contact hoặc hai via mỗi khi có thể, như hình 4-12, điều này không chỉ giúp giảm lỗi mà còn tăng cường độ dẫn điện của đường tín hiệu Độ phức tạp của dây kim loại qua các contact và via lớn có thể làm giảm điện trở ở các kết nối này, đặc biệt là với các contact và via nằm ở cuối đường dây kim loại.
54 Hình 4-12 Nhiều via và contact
THIẾ T K VÀ MÔ PH Ế ỎNG, ĐÁNH GIÁ LAYOUT CỦ A CÁC
Các bướ c thi ế t k ế , mô ph ỏ ng
Sau đây là quá trình các bước thiết kế mô phỏng 1 mạch inverter sử dụng phần mềm Cdesinger của synopsis
Dưới đây là sơ đồ nguyên lí của invx1 :
Hình 5-1 Sơ đồ nguyên lí Chúng ta ph i mô phả ỏng đểkiểm tra sơ đ nguyên lí đã đúng ch c năng cồ ứ ủa mạch chưa
5.1.2Vẽ và kiểm tra DRC, LVS của layout
Sau đó ta vẽ layout c a invx1 : ủ
Và ki m tra LVS cể ủa m chạ như hình 5- 3:
Sau khi LVS hết lỗi có nghĩa là m ch Layout hoàn toàn đúng so vớạ i m ch ạ nguyên lí.Tiếp đ n ta check DRC đ đảế ể m bảo có thể ả s n xuất được
5.1.3Extract ra mạch sau layout
Khi layout sẽ có điện trở, điện dung của các lớp Nên ta cần extract ra như hình sau để mô phỏng sau layout:
Hình 5-5 Extract mạch sau layout
5.1.4Mô phỏng mạch extract sau layout Để mô phỏng mạch sau layout ta dùng mạch testbench như sơ đồ : sau
Trong hình trên, kí hiệu inverter chính là kí hiệu của m ch extract sau layout.ạ Để Hspice hiểu được ta ph i c u hình thêm vả ấ ề mạch như sau :
Hình 5-7 Cấu hình thêm về mạch testbench
Sau mô phỏng ta sẽthu được kết quả ề v trễ(delay) như sau:
Hình 5-8 Kết quả mô phỏng sau layout s Để tiện cho việc thống kế ố liệu, ta viết scipt đọc kết quả và tính trễ trung bình
T ố i ưu m ạ ch v timing ề
Hình 5-9 Layout trước và sau khi folding của invx1
Hình 5-10 Layout trước và sau khi folding của nand2x1
Hình 5- 11Layout trước và sau khi folding của nor2x1
5.2.1.4Kết quảtính toán trễtrễthu được
Bảng 5-1 Kết quả mô phỏng trước và sau khi folding
Trước folding 6,0128ps 8,3242ps 13,5618ps
Sau folding 5 58ps80 8 0320ps 13 0735ps
Nhận xét : Folding làm giảm th i gian trờ ễ
5.2.2 Các đường tín hiệu ngắn nhất
Hình 5-12 Layout trước và sau khi giảm kim loại của invx1
Hình 5-13 Layout trước và sau khi giảm kim loại của nand2x1
Hình 5-14 Layout trước và sau khi giảm kim loại của nor2x1
5.2.2.4Kết qu tính toán tr trả ễ ễthu được
Bảng 5-2 quả mô phỏng trước và sau khi giảm kim loại
Trước giảm kim loại 6,2087ps 8,7789ps 14,3017ps
Sau giảm kim loại 6 0128ps 8 3242ps 13 5618ps
Nhận xét: Giảm kim loại làm gi m thả ời gian trễ
Hình 5-15 Layout trước và sau khi giảm poly của invx1
Hình 5-16 Layout trước và sau khi giảm poly của nand2x1
Hình 5-17 Layout trước và sau khi giảm poly của nor2x1
5.2.3.4Kết quảtính toán trễ trễ thu được
Bảng 5-3 Kết quả mô phỏng trước và sau khi giảm poly
Trước giảm poly 6,0375ps 8,3668ps 13,6919ps Sau giảm poly 6,0128ps 8,3242ps 13,5618ps
Nhận xét : Giảm poly làm giảm th i gian trờ ễ
5.2.4Tổng hợp và đánh giá kết quả
Sau đây là bảng tổng k t vế ề th i gian trờ ễ khi không và có áp dụng các phương pháp trên :
Bảng 5-4 Bảng kết quả thời gian trễ khi có và không áp dụng các phương pháp
Không áp dụng folding 6,0128ps 8,3242ps 13,5618ps
Không áp dụng giảm kim loại 6,2087ps 8,7789ps 14,3107ps
Không áp dụng giảm poly 6,0375ps 8,3668ps 13,6919ps Áp dụng các phương pháp trên 5,8058ps 8,0320ps 13,0735ps
Khi áp dụng các phương pháp giảm trễ, cần lưu ý rằng folding có thể làm tăng diện tích mạch do số lượng gate poly tăng lên hoặc làm tăng số đường nối D, S, dẫn đến mạch trở nên phức tạp hơn Do đó, trong thiết kế layout, chúng ta thường sử dụng tối thiểu poly hoặc metal cần thiết Để thực hiện điều này, việc nắm vững luật DRC là rất quan trọng IC có hàng triệu cổng logic, và nếu một cổng logic giảm trễ chỉ một chút, nó có thể ảnh hưởng đến toàn bộ hệ thống.
IC sẽ đáp ứng nhanh lên rất nhiều
Gi ả m di ệ n tích (Area)
5.3.1 Kĩ thuật folding không đều
Mạch nand2x8 trong hình trên có nguyên lý hoạt động giống nhau Hình 5-19 cho thấy folding không đều, dẫn đến mỗi mạch cộp đầu vào giảm 1 gate so với folding đều Kết quả là chiều rộng được co hẹp trong khi chiều dài giữ nguyên, làm giảm diện tích mạch.
Bảng 5-5 Kết quả đo diện tích khi folding đều và không đều
Phương pháp folding không đều cho diện tích nhỏ hơn so với folding đều, vì nó tận dụng tối đa không gian trong mạch.
Trên 2 hình trên cùng là mạch oai122rexp3 với mạch nguyên lí giống nhau
Hình 5-21 cho thấy sự giảm 1 poly dummy so với hình 5-20 không xếp chồng, tương đương với việc giảm 1 gate, dẫn đến chiều rộng mạch giảm Mặc dù chiều dài không thay đổi, nhưng diện tích mạch đã nhỏ hơn.
Bảng 5-6 Kết quả đo diện tích trước và sau xếp chồng
Cả hai phương pháp folding không đều và xếp chồng đều đều nhằm giảm diện tích của mạch bằng cách sử dụng hết không gian trống Tuy nhiên, chúng được áp dụng cho các đối tượng mạch khác nhau: folding không đều thích hợp cho các mạch lớn với độ rộng kênh lớn, trong khi xếp chồng được sử dụng cho các mạch nhỏ với độ rộng kênh nhỏ.
5.4 Kết luận và hướng phát triển đề tài
Các phương pháp tối ưu hóa mạch đã được nghiên cứu và áp dụng nhằm cải thiện diện tích và giảm độ trễ trong mạch Những phương pháp này có thể được mở rộng cho các mạch phức tạp hơn như flip flop Trong tương lai, cần phát triển các phương pháp layout tối ưu hơn để đáp ứng các tiêu chuẩn như tương thích với công cụ routing của người dùng và yêu cầu về năng lượng.
Lĩnh vực thiết kế và chế tạo IC đang ngày càng khẳng định vị thế trong ngành công nghiệp điện tử toàn cầu Việc nắm bắt công nghệ tiên tiến trong lĩnh vực này là điều cần thiết Tại Việt Nam, ngành công nghiệp điện tử mới bắt đầu phát triển và trong những năm gần đây, nghiên cứu IC đã được chú trọng và đẩy mạnh.
Layout là yếu tố quan trọng trong thiết kế IC, ảnh hưởng trực tiếp đến kích thước và tốc độ xử lý của nó Bài viết này sẽ tập trung vào cách tối ưu hóa layout để cải thiện hiệu suất Trong IC, với hàng triệu cổng logic, việc giảm diện tích của một cổng logic chỉ một chút có thể làm giảm kích thước tổng thể của IC và tăng tốc độ xử lý đáng kể.
Do đây là một vấn đề nghiên cứu mới với kiến thức hiện tại còn hạn chế và thời gian nghiên cứu ngắn, luận văn của em không tránh khỏi những thiếu sót Em rất mong nhận được sự phê bình từ các thầy cô để luận văn của em được hoàn thiện hơn.