70 Trang 12 -X- Trang 13 - - XIDANH MỤC CÁC BẢNG BIỂU Trang 14 - - XIIDANH MỤC CÁC TỪ VIẾT TẮTTừ viết tắt Từ tiếng anhIC Intergrated Circuits MOSFET Metal Oxide Semiconductor Field E
BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI CAO THỊ VÂN ANH CAO THỊ VÂN ANH KỸ THUẬT ĐIỆN TỬ NGHIÊN CỨU PHƯƠNG PHÁP LAYOUT IC TỐI ƯU, ỨNG DỤNG LAYOUT MẠCH LOGIC CƠ BẢN LUẬN VĂN THẠC SĨ KỸ THUẬT KỸ THUẬT ĐIỆN TỬ 2011B Hà Nội – Năm 2013 Tai ngay!!! Ban co the xoa dong chu nay!!! 17061132159951000000 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI CAO THỊ VÂN ANH NGHIÊN CỨU PHƯƠNG PHÁP LAYOUT IC TỐI ƯU, ỨNG DỤNG LAYOUT MẠCH LOGIC CƠ BẢN CHUYÊN NGÀNH KỸ THUẬT ĐIỆN TỬ LUẬN VĂN THẠC SĨ KỸ THUẬT KỸ THUẬT ĐIỆN TỬ NGƯỜI HƯỚNG DẪN KHOA HỌC : TS NGUYỄN VŨ THẮNG Hà Nội – Năm 2013 MỤC LỤC MỤC LỤC I LỜI CAM ĐOAN VI DANH MỤC CÁC HÌNH VẼ VII DANH MỤC CÁC BẢNG BIỂU XI DANH MỤC CÁC TỪ VIẾT TẮT XII LỜI MỞ ĐẦU CHƯƠNG VAI TRÒ CỦA THIẾT KẾ LAYOUT TRONG QUÁ TRÌNH SẢN XUẤT IC VÀ TÌNH HÌNH PHÁT TRIỂN CỦA LĨNH VỰC THIẾT KẾ IC TẠI VIỆT NAM 1.1 Tổng quan thiết kế IC 1.2 Quá trình thiết kế IC 1.2.1 Thiết kế luận lý – Front End design 1.2.2 Thiết kế vật lý 1.3 Sự phát triển ngành IC Việt Nam CHƯƠNG TỔNG QUAN VỀ CÁC CÔNG NGHỆ CHẾ TẠO VI MẠCH, GIỚI THIỆU CÔNG NGHỆ CMOS 10 2.1 Tổng quan, ưu nhược điểm công nghệ chế tạo 10 2.2 Cấu tạo, nguyên lý làm việc phần tử CMOS 11 2.2.1 Các phần tử tích cực cơng nghệ CMOS 11 2.2.2 Cấu trúc transistor NMOS 12 2.2.3 Đặc tính Von-ampe transistor NMOS 13 2.2.4 Đặc tính I-V transistor PMOS 16 2.2.5 Các phần tử thụ động sử dụng công nghệ MOS 16 2.2.6 Điện trở 17 -I- 2.2.6.1 Điện trở khuếch tán (Diffussion Registor): 17 2.2.6.2 Điện trở Polysilicon (Polysilicon Registor) 17 2.2.6.3 Điện trở giếng (Well Registor) 17 2.2.7 Tụ điện 18 2.3 Các q trình cơng nghệ CMOS 19 2.3.1 Q trình oxi hóa (Oxidation) 20 2.3.2 Quá trình Khuếch tán (Diffusion) 21 2.3.3 Cấy Ion (Ion Implantation) 22 2.3.4 Quá trình lắng đọng (Deposition) 23 2.3.5 Q trình ăn mịn (Etching) 24 2.3.6 Quá trình quang khắc (Lithography) 25 2.4 Quá trình chế tạo transistor MOS 27 CHƯƠNG KIẾN THỨC LAYOUT CƠ BẢN 30 3.1 Các phần tử 30 3.2 Cổng logic 31 3.2.1 Mạch cổng Inverter 31 3.2.2 Mạch cổng NAND 32 3.2.3 Mạch cổng NOR 33 3.2.4 Tranmission gate 34 3.3 Đọc hiểu sơ đồ nguyên lý 35 3.4 Stick diagram 36 3.5 Các lớp kết nối 38 3.5.1 Lớp dẫn 38 3.5.2 Lớp cách điện 38 3.5.3 Contact, via 38 -II- 3.5.4 Lớp Implant 38 3.6 Các luật layout cần ý 38 3.6.1 Độ rộng 39 3.6.2 Khoảng cách 39 3.6.3 Chồng lấn (Overlap) 40 3.6.4 Mở rộng 40 3.6.5 Một số lỗi drc thường gặp 41 3.7 Đánh giá layout 42 CHƯƠNG PHƯƠNG PHÁP THIẾT KẾ LAYOUT 44 4.1 Các kĩ thuật layout 44 4.1.1 Layout transistor 44 4.1.2 Dùng chung (Sharing) 44 4.1.3 Gấp transistor (Folding) 45 4.2 Thiết kế layout tối ưu 47 4.2.1 Giảm diện tích (Area) 48 4.2.1.1 Kĩ thuật folding không 48 4.2.1.2 Xếp chồng transistor 49 4.2.2 Tăng tốc độ làm việc cho transistor 50 4.2.2.1 Thu gọn transistor (Folding) 51 4.2.2.2 Các đường tín hiệu ngắn 52 4.2.2.3 Hạn chế dung poly 53 4.2.3 Hạn chế lỗi sản xuất 53 CHƯƠNG THIẾT KẾ VÀ MÔ PHỎNG, ĐÁNH GIÁ LAYOUT CỦA CÁC PHẦN TỬ LOGIC CƠ BẢN HƯỚNG PHÁT TRIỂN CỦA ĐỀ TÀI 55 5.1 Các bước thiết kế, mô 55 -III- 5.1.1 Vẽ sơ đồ nguyên lí 55 5.1.2 Vẽ kiểm tra DRC, LVS layout 56 5.1.3 Extract mạch sau layout 57 5.1.4 Mô mạch extract sau layout 58 5.2 Tối ưu mạch timing 60 5.2.1 Thu gọn transistor (Folding) 60 5.2.1.1 Mạch đảo 60 5.2.1.2 Mạch Nand2 61 5.2.1.3 Mạch Nor2 62 5.2.1.4 Kết tính tốn trễ trễ thu 62 5.2.2 Các đường tín hiệu ngắn 63 5.2.2.1 Mạch đảo 63 5.2.2.2 Mạch Nand2 64 5.2.2.3 Mạch Nor2 65 5.2.2.4 Kết tính toán trễ trễ thu 65 5.2.3 Hạn chế dùng poly 66 5.2.3.1 Mạch đảo 66 5.2.3.2 Mạch Nand2 67 5.2.3.3 Mạch Nor2 68 5.2.3.4 Kết tính toán trễ trễ thu 68 5.2.4 Tổng hợp đánh giá kết 69 5.3 Giảm diện tích (Area) 70 5.3.1 Kĩ thuật folding không 70 5.3.2 Xếp chồng transistor 72 5.3.3 Đánh giá kết 73 -IV- 5.4 Kết luận hướng phát triển đề tài 73 KẾT LUẬN 74 TÀI LIỆU THAM KHẢO 75 -V- LỜI CAM ĐOAN Trước hết, xin gửi lời cảm ơn chân thành tới tập thể thầy cô Viện Điện tử viễn thông, trường Đại học Bách Khoa Hà Nội tạo môi trường tốt để học tập nghiên cứu Tôi xin cảm ơn thầy cô Viện Đào tạo sau đại học quan tâm đến khóa học này, tạo điều kiện cho học viên có điều kiện thuận lợi để học tập nghiên cứu Và đặc biệt Tôi xin gửi lời cảm ơn sâu sắc đến thầy giáo TS.Nguyễn Vũ Thắng tận tình bảo, hướng dẫn sửa chữa cho nội dung luận văn Tôi xin cam đoan nội dung luận văn hồn tồn tơi tìm hiểu, nghiên cứu viết Tất thực cẩn thận có định hướng sửa chữa giáo viên hướng dẫn Tôi xin chịu trách nhiệm với nội dung luận văn Tác giả Cao Thị Vân Anh -VI- DANH MỤC CÁC HÌNH VẼ Hình 1-1 Quá trình thiết kế IC Hình 1-2 Thiết kế vật lý Hình 2-1 Cấu tạo MOSFET 11 Hình 2-2 Mặt cắt đứng NMOS 12 Hình 2-3 Mặt cắt ngang NMOS 13 Hình 2-4 Đặc tính I-V NMOS 13 Hình 2-5 Cấu trúc điện trở khuếch tán 17 Hình 2-6 Điện trở giếng 18 Hình 2-7 Tụ điện sử dụng hai lớp poly-silicon .18 Hình 2-8 Cấu trúc Wafer 19 Hình 2-9 Phiến Si trước sau oxi hóa 20 Hình 2-10 Khuếch tán từ nguồn vơ hạn hữu hạn 21 Hình 2-11 Quá trình cấy Ion .22 Hình 2-12 Quá trình ăn mòn .24 Hình 2-13 Quá trình quang khắc .25 Hình 2-14 Quang khắc dùng cảm quang dương cảm quang âm 26 Hình 2-15 Tạo lớp bán dẫn N-well 27 Hình 2-16 Tạo vùng hoạt động lớp cách ly 28 Hình 2-17 Hình thành cổng ơxit .28 Hình 2-18 Hình thành cực cổng transistor 29 Hình 2-19 Hình thành cực S D 29 Hình 3-1 Nguyên lí làm việc MOSFET .30 Hình 3-2 Sơ đồ nguyên lý cổng Inverter loại CMOS .31 Hình 3-3 Kí hiệu bảng thật cổng Inverter 31 -VII- Hình 3-4 Sơ đồ nguyên lý cổng NAND loại CMOS 32 Hình 3-5 Kí hiệu bảng thật cổng NAND .32 Hình 3-6 Sơ đồ nguyên lý cổng NOR loại CMOS 33 Hình 3-7 Kí hiệu bảng thật cổng NOR 33 Hình 3-8 Sơ đồ nguyên lý tranmission gate loại CMOS 34 Hình 3-9 Kí hiệu bảng thật transmission gate 35 Hình 3-10 Ví dụ sơ đồ ngun lý .35 Hình 3-11 Một ví dụ stick diagram 36 Hình 3-12 Stick diagram NMOS PMOS .37 Hình 3-13 Sơ đồ nguyên lý cổng Inverter stick diagram tương ứng .37 Hình 3-14 Độ rộng nhỏ .39 Hình 3-15 Độ rộng xác 39 Hình 3-16 Khoảng cách tối thiểu 39 Hình 3-17 Độ chồng lấn 40 Hình 3-18 Độ mở rộng 40 Hình 3-19 Các lớp sử dụng thiết kế layout 41 Hình 3-20 Một số lỗi drc thường gặp 42 Hình 3-21 Định nghĩa timing .43 Hình 4-1 Layout transistor 44 Hình 4-2 Kĩ thuật sharing 45 Hình 4-3 Folding layout transistor .46 Hình 4-4 Các bước folding layout transistor 46 Hình 4-5 Bố trí layout .47 Hình 4-6 Folding .48 Hình 4-7 Folding không .49 -VIII-