Thông tin tài liệu
ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ Phan Hải Phong GIẢI PHÁP TỐI ƯU CÔNG SUẤT TIÊU THỤ CHO CÁC KIẾN TRÚC MẠNG TRÊN CHIP LUẬN ÁN TIẾN SỸ CÔNG NGHỆ ĐIỆN TỬ - VIỄN THÔNG Hà Nội – 2018 TIEU LUAN MOI download : skknchat@gmail.com ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ Phan Hải Phong GIẢI PHÁP TỐI ƯU CÔNG SUẤT TIÊU THỤ CHO CÁC KIẾN TRÚC MẠNG TRÊN CHIP Chuyên ngành: Kỹ thuật điện tử Mã số: 9510302.01 LUẬN ÁN TIẾN SỸ CÔNG NGHỆ ĐIỆN TỬ - VIỄN THÔNG NGƯỜI HƯỚNG DẪN KHOA HỌC: PGS TS Trần Xuân Tú Hà Nội – 2018 TIEU LUAN MOI download : skknchat@gmail.com Công trình hồn thành Khoa Điện tử - Viễn thơng Phịng thí nghiệm trọng điểm Hệ thống tích hợp thông minh (SISLAB), Trường Đại học Công nghệ, Đại học Quốc gia Hà Nội Người hướng dẫn khoa học: PGS.TS Trần Xuân Tú Phản biện 1: PGS TS Hoàng Văn Phúc Phản biện 2: PGS TS Nguyễn Vũ Thắng Phản biện 3: PGS TS Nguyễn Ngọc Minh Luận án bảo vệ trước Hội đồng cấp nhà nước chấm luận án tiến sỹ họp tại: trường Đại học Công nghệ, Đại học Quốc Gia Hà Nội, vào hồi 15 00 ngày 05 tháng 12 năm 2018 Có thể tìm hiểu luận án tại: - Thư viện Quốc gia Việt Nam - Trung tâm Thông tin - Thư viện, Đại học Quốc gia Hà Nội TIEU LUAN MOI download : skknchat@gmail.com LỜI CAM ĐOAN Tác giả xin cam đoan tồn nội dung trình bày luận án cơng trình nghiên cứu riêng tác giả người hướng dẫn khoa học PGS.TS Trần Xuân Tú Các số liệu kết trình bày luận án trung thực chưa cơng bố cơng trình trước TIEU LUAN MOI download : skknchat@gmail.com LỜI CẢM ƠN Để hồn thành luận án tơi xin gửi lời cảm ơn chân thành đến PGS.TS Trần Xuân Tú, người tận tình hướng dẫn tạo điều kiện thuận lợi cho tơi suốt q trình thực luận án Tôi xin chân thành cảm ơn thầy cơ, cán Phịng thí nghiệm trọng điểm Hệ thống tích hợp thơng minh, Trường Đại học Cơng nghệ, Đại học Quốc gia Hà Nội hỗ trợ tốt mà tơi có q trình làm việc phịng thí nghiệm (luận án thực khuôn khổ đề tài QG.18.38) Xin chân thành cảm ơn thầy cô Khoa Điện tử Viễn thông, Trường Đại học Công nghệ, đặc biệt thầy cô Bộ môn Điện tử Kỹ thuật Máy tính giảng dạy tạo điều kiện thuận lợi cho suốt thời gian học tập nghiên cứu Nhà trường Tôi chân thành cảm ơn hỗ trợ vật chất tinh thần Trường Đại học Khoa học – Đại học Huế; Khoa Điện tử – Viễn thông Trường Đại học Khoa học – Đại học Huế Xin cảm ơn gia đình bạn bè ln bên cạnh để động viên giúp đỡ tơi hồn thành luận án Hà Nội, tháng 12 năm 2018 Phan Hải Phong TIEU LUAN MOI download : skknchat@gmail.com Mục lục Mục lục iv Danh mục từ viết tắt vii Danh sách hình vẽ ix Danh sách bảng xi Mở đầu 1 Phương pháp thiết kế vi mạch theo hướng công suất tiêu thụ thấp 1.1 Công suất tiêu thụ mạch tích hợp 1.1.1 Công suất tiêu thụ động 1.1.2 Công suất tiêu thụ tĩnh 1.2 Một số phương pháp thiết kế vi mạch công suất thấp 1.2.1 Phương pháp chặn cấp xung nhịp 1.2.2 Phương pháp thiết kế đa điện áp nguồn 1.2.3 Phương pháp thiết kế đa điện áp ngưỡng 1.3 Phương pháp thiết kế đa điện áp nguồn 1.3.1 Phương pháp điều khiển tỷ lệ điện áp - tần số động 1.3.2 Một số thách thức thiết kế đa điện áp nguồn 1.4 Thuật tốn lơ-gíc mờ 1.4.1 Giới thiệu chung 1.4.2 Lý thuyết mờ 6 11 11 12 13 14 15 20 21 21 22 Mạng chip số vấn đề tối ưu lượng tiêu thụ 2.1 Giới thiệu chung mạng chip 2.1.1 Giới thiệu chung 31 31 31 iv TIEU LUAN MOI download : skknchat@gmail.com 2.1.2 Một số khái niệm mạng chip Một số giải pháp thiết kế mạng chip theo hướng giảm công suất tiêu thụ 2.2.1 Kiến trúc ALPIN 2.2.2 Mơ hình điều khiển tần số - điện áp dựa kỹ thuật PSTR 2.2.3 Bộ phối ghép mạng công suất thấp theo chuẩn OCP 2.2.4 Kiến trúc Producer-Consumer FIFO 43 44 47 49 50 Mơ hình điều khiển tần số - điện áp cho định tuyến mạng chip 3.1 Đề xuất mơ hình điều khiển tần số - điện áp cho định tuyến 3.2 Thiết kế mơ hình hố điều khiển tần số - điện áp 3.2.1 Khối đo lưu lượng 3.2.2 Khối tính tốn giá trị lưu lượng trung bình cực đại 3.2.3 Khối tính tốn biến thiên lưu lượng 3.2.4 Khối xử lý lơ-gíc mờ 3.3 Mô hoạt động lơ-gíc điều khiển tần số - điện áp 3.3.1 Mô hoạt động khối đo lưu lượng 3.3.2 Mô hoạt động khối xác định lưu lượng cực đại 3.3.3 Mô hoạt động khối xác định biến thiên lưu lượng 3.3.4 Mô hoạt động khối xử lý lơ-gíc 3.3.5 Mô hoạt động điều khiển tần số - điện áp 55 55 60 60 61 62 63 69 70 70 71 71 72 2.2 33 Mô đánh giá hiệu điều khiển tần số - điện áp 75 4.1 Mô ước lượng công suất tiêu thụ mạng chip 75 4.1.1 ORION - Một mơ hình hiệu để đánh giá lượng tiêu thụ cho mạng chip 76 4.1.2 Phần mềm mô VNOC 2.0 79 4.2 Đánh giá hiệu điều khiển tần số điện áp 82 4.2.1 Mô đánh giá hiệu với dạng truyền thông UNIFORM 83 4.2.2 Mô đánh giá hiệu với dạng truyền thông SELFSIMILAR 85 Kết luận hướng phát triển 92 Danh mục cơng trình khoa học tác giả 95 Tài liệu tham khảo 97 v TIEU LUAN MOI download : skknchat@gmail.com (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 A A.1 Một số mã nguồn VHDL luận án A.1.1 Mã nguồn VHDL mô tả khối đo lưu lượng Counter A.1.2 Mã nguồn VHDL mô tả trình so sánh MA A.1.3 Mã nguồn VHDL để mơ hình hố khối DER A.1.4 Mã nguồn cho q trình tạo tín hiệu ngẫu nhiên 107 107 107 108 109 109 vi (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 TIEU LUAN MOI download : skknchat@gmail.com (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 Danh mục từ viết tắt Từ viết tắt Mô tả Giải nghĩa AVS Adaptive Voltage Scaling Điều khiển tỷ lệ điện áp thích nghi BU Buffer Utilization Mức độ sử dụng đệm DSM Deep Submicron Siêu mi-cờ ron DVFS Dynamic Voltage and Fre- Điều khiển tỷ lệ điện áp tần số quency Scaling động FIFO First In First Out Bộ đệm vào trước - trước GALS Globally Asynchronous - Lo- Dị toàn cục - Đồng cục cally Synchronous GS Guaranteed Service Đảm bảo chất lượng dịch vụ LPM Local Power Manager Bộ quản lý công suất cục LU Link Utilization Mức độ sử dụng liên kết MNI Master Network Interface Giao tiếp mạng chủ MPSoC Multi-Processor SoC Hệ thống chip đa lõi xử lý NI Network Interface Giao tiếp mạng NoC Network on Chip Mạng chip HFS Header Flit Shift Bộ dịch flit tiêu đề IP Intellectual Property Lõi sở hữu trí tuệ RTL Register Transfer Level Mức chuyển ghi P&R Place & Route Đặt chỗ định tuyến PSU Power Supply Unit Bộ cấp nguồn PPL Phase Locked Loop Vịng lặp khóa pha PWM Pulse Width Modulation Điều chế độ rộng xung SAF Store-And-Forward Lưu trữ chuyển tiếp SoC System on Chip Hệ thống chip VCPIQ Virtual Channel Priority In- Hàng đợi lối vào ưu tiên kênh ảo put Queuing vii (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 TIEU LUAN MOI download : skknchat@gmail.com (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 VCT Virtual-Cut-Through Cơ chế xuyên cắt ảo VFC Voltage and Frequency Con- Bộ điều khiển điện áp tần số troller VFI Voltage Frequency Island Vùng điện áp - tần số độc lập VHDL VHSIC Hardware Description Ngôn ngữ mô tả phần cứng cho VH- Language SIC Very High Speed Integrated Mạch tích hợp tốc độ cao VHSIC Circuit VOQ Virtual Output Queuing Hàng đợi lối ảo WH Wormhole Cơ chế lỗ sâu đục viii (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 TIEU LUAN MOI download : skknchat@gmail.com (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 Các cơng trình khác cơng bố q trình làm nghiên cứu sinh C5 Hai-Phong Phan, Hung K Nguyen, Duy-Hieu Bui, Nam-Khanh Dang, XuanTu Tran, “System-on-Chip Testbed for Validating the Hardware Design of H.264/AVC Encoder”, In Proceeding of the National Conference on Electronics and Communications (REV 2013), pp 51-55, Ha Noi, Viet Nam, 2013 C6 Tung Nguyen, Duy-Hieu Bui, Hai-Phong Phan, Trong-Trinh Dang, Xuan-Tu Tran “High-Performance Adaption of ARM Processor into Network-on-Chip Architectures” In Proceedings of the 26th IEEE System-on-Chip Conference (IEEE SOCC 2013), pp 222-227, September 2013, Erlangen, Germany ISSN: 2164-1706 C7 Thanh-Vu Le Van, Hai-Phong Phan, Xuan-Tu Tran (2014), “High-Level Modeling of a Novel Reconfigurable Network-on-Chip Router”, in Proceeding of the First NAFOSTED Conference on Information and Computer Science (NICS 2014), 13-14 March 2014, Hanoi, Vietnam, ISBN: 978-604-67-0228-3 J2 Xuan Tu Tran and Tung Nguyen and Hai Phong Phan and Duy Hieu Bui, “AXI-NoC Adapter: High-Performance Adaptation Unit for ARM Processors in Network-on-Chip Architectures” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E100-A (8) pp 1650-1660, 2017, ISSN 1745-1337 (SCIE) 96 (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 TIEU LUAN MOI download : skknchat@gmail.com (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 Tài liệu tham khảo [1] C Ababei and N Mastronarde Benefits and Costs of Prediction Based DVFS for NoCs at Router Level In Proceeding of the 27th IEEE International System-on-Chip Conference (SOCC), 2014, pages 255–260, Sept 2014 [2] Robert Aitken, Alan Gibbons, Kaijian Shi, Michael Keating, and David Flynn Low Power Methodology Manual For System-on-Chip Design Springer, 2008 [3] A Azevedo, I Issenin, R Cornea, R Gupta, N Dutt, A Veidenbaum, and A Nicolau Profile-based Dynamic Voltage Scheduling using Program Checkpoints In Proceedings of the 2002 Design, Automation and Test in Europe Conference and Exhibition, pages 168–175, 2002 [4] J Bainbridge and S Furber CHAIN: a Delay-Insensitive Chip Area Interconnect IEEE Micro, 22(5):16–23, September-October 2002 [5] A Banerjee, R Mullins, and S Moore A Power and Energy Exploration of Networkon-Chip Architectures In First International Symposium on Networks-on-Chip (NoCS), 2007, pages 163–172, 2007 [6] N Banerjee, P Vellanki, and K S Chatha A Power and Performance Model for Network-on-Chip Architectures In Proceedings of the Design, Automation and Test in Europe Conference and Exhibition, volume 2, pages 1250–1255 Vol.2, Feb 2004 [7] S Y Bang, K Bang, S Yoon, and E Y Chung Run-Time Adaptive Workload Estimation for Dynamic Voltage Scaling IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 28(9):1334–1347, Sept 2009 [8] E Beigne, F Clermidy, H Lhermet, S Miermont, Y Thonnart, Xuan-Tu Tran, A Valentian, D Varreau, P Vivet, X Popon, and H Lebreton An Asynchronous Power Aware and Adaptive NoC Based Circuit IEEE Journal of Solid-State Circuits, 44(4):1167– 1177, 2009 97 (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 TIEU LUAN MOI download : skknchat@gmail.com (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 [9] E Beigne, F Clermidy, S Miermont, Y Thonnart, A Valentian, and P Vivet A Localized Power Control mixing hopping and Super Cut-Off techniques within a GALS NoC In Proceeding of the IEEE International Conference on Integrated Circuit Design and Technology and Tutorial (ICICDT), 2008., pages 37–42, 2008 [10] E Beigne, F Clermidy, S Miermont, and P Vivet Dynamic Voltage and Frequency Scaling Architecture for Units Integration within a GALS NoC In Proceedings of the 2nd ACM/IEEE International Symposium on Networks-on-Chip (NoCS), 2008, pages 129–138, 2008 [11] L Benini and G De Michel Powering Networks on Chips In Proceedings of the 14th IEEE/ACM Int’l Symposium on Systems Synthesis (ISSS), pages 33–38, Quebec, Canada, September 2001 [12] L Benini and G De Michel Networks on Chips: A New SoC Paradigm IEEE Computer Journal, 35(1):70–78, January 2002 [13] A Bhanwala, M Kumar, and Y Kumar FPGA Based Design of Low Power Reconfigurable Router for Network on Chip (NoC) In International Conference on Computing, Communication Automation, pages 1320–1326, May 2015 [14] E Bolotin, I Cidon, R Ginosar, and A Kolodny Efficient Routing in Irregular Topology NoCs CCIT Technical Report, 554, September 2005 [15] F Brunno, R Caponetto, L Fortuna, and D Porto Parameter tuning and hardware implementation of a non integer order PID controller In Proceeding of the 14th Mediterranean Conference on Control and Automation, 2006, pages 1–6, June 2006 [16] J Chan and S Parameswaran NoCEE: Energy Macro-model Extraction Methodology for Network on Chip Routers In Proceedings of the IEEE/ACM International Conference on Computer-Aided Design (ICCAD-2005), 2005., pages 254–259, Nov 2005 [17] Wissem Chouchene, Brahim Attia, Abdelkrim Zitouni, Nouredine Abid, and Rached Tourki A Low Power Network Interface For Network on Chip 8th International MultiConference on Systems, Signals & Devices, 2011 [18] Eui-Young Chung, L Benini, and G De Micheli Contents Provider-assisted Dynamic Voltage Scaling for Low Energy Multimedia Applications In Proceedings of the International Symposium on Low Power Electronics and Design, pages 42–47, 2002 [19] A K Coskun, T S Rosing, and K C Gross Utilizing predictors for efficient thermal management in multiprocessor socs IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 28(10):1503–1516, Oct 2009 98 (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 TIEU LUAN MOI download : skknchat@gmail.com (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 [20] W.J Dally and B Towles Route Packets, Not Wires: On-chip Interconnection Networks In Proceedings of the Design Automation Conference (DAC), pages 648–689, Las Vegas, NV, June 2001 [21] Nam-Khanh Dang, Thanh-Vu Le-Van, and Xuan-Tu Tran Fpga implementation of a low latency and high throughput network-on-chip router architecture In Proceedings of the 2011 International Conference on Integrated Circuits and Devices in Vietnam (ICDV 2011), Hanoi, August 2011, 2011 [22] P Das, P J Edavoor, S Raveendran, and A D Rahulkar Design and implementation of computationally efficient architecture of PID based motion controller for robotic land navigation system in FPGA In Proceeding of the Conference on Information and Communication Technology (CICT), 2017, pages 1–6, Nov 2017 [23] K.M Deliparaschos, F.I Nenedakis, and S.G Tzafestas A fast digital fuzzy logic controller: FPGA design and implementation In Proceedings of the 10th IEEE Conference onEmerging Technologies and Factory Automation (ETFA), 2005., volume 1, pages pp.–262, Sept 2005 [24] K.M Deliparaschos, F.I Nenedakis, and S.G Tzafestas Design and Implementation of a Fast Digital Fuzzy Logic Controller Using FPGA Technology Journal of Intelligent and Robotic Systems, 45(1):77–96, 2006 [25] P Guerrier and A Greiner A Generic Architecture for On-chip Packet-Switch Interconnections In Proceedings of the Design, Automation and Test in Europe Conference (DATE), pages 250–256, March 2000 [26] G Guindani, C Reinbrecht, T Raupp, N Calazans, and F G Moraes NoC Power Estimation at the RTL Abstraction Level In Proceedings of the IEEE Computer Society Annual Symposium on VLSI, 2008, pages 475–478, April 2008 [27] S Guo, L Peters, and H Surmann Design and Application of an Analog Fuzzy Logic Controller IEEE Transactions on Fuzzy Systems, 4(4):429–438, Nov 1996 [28] V Gutnik and A P Chandrakasan Embedded power supply for low-power DSP IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 5(4):425–435, Dec 1997 [29] A Hemani, A Jantsch, S Kumar, A Postula, J Oberg, M Millberg, and D Lindqvist Network on Chip: An Architecture for Billion Transistor Era In Proceedings on the IEEE NorChip Conference, Turku, Finland, November 2000 [30] R Ho, K.W Mai, and M.A Horowitz The Future of Wires Proceedings of the IEEE, 89(4):490–504, April 2001 99 (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 TIEU LUAN MOI download : skknchat@gmail.com (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 [31] C J Hughes and S V Adve A Formal Approach to Frequent Energy Adaptations for Multimedia Applications In Proceedings of 31st Annual International Symposium on Computer Architecture, 2004., pages 138–149, June 2004 [32] Chaeseok Im, Huiseok Kim, and Soonhoi Ha Dynamic Voltage Scheduling Technique for Low-Power Multimedia Applications Using Buffers In Proceedings of the International Symposium on Low Power Electronics and Design (ISLPED), 2001., pages 34–39, 2001 [33] A Jantsch and H Tenhunen (Eds) Networks on Chip ISBN 1-4020-7392-5 Kluwer Academic Publisher, February 2003 [34] R Jejurikar and R Gupta Energy-aware Task Scheduling with Task Synchronization for Embedded Real-time Systems IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 25(6):1024–1037, June 2006 [35] K Jeong, A B Kahng, B Lin, and K Samadi Accurate Machine-Learning-Based On-Chip Router Modeling IEEE Embedded Systems Letters, 2(3):62–66, Sept 2010 [36] A B Kahng, B Li, L S Peh, and K Samadi ORION 2.0: A Power-Area Simulator for Interconnection Networks IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 20(1):191–196, Jan 2012 [37] A B Kahng, B Lin, and S Nath Explicit Modeling of Control and Data for Improved NoC Router Estimation In Proceedings of the Design Automation Conference (DAC), 2012, pages 392–397, June 2012 [38] A B Kahng, B Lin, and K Samadi Improved On-chip Router Analytical Power and Area Modeling In Proceedings of the 15th Asia and South Pacific Design Automation Conference (ASP-DAC), 2015, pages 241–246, Jan 2010 [39] Andrew B Kahng, Bin Li, Li-Shiuan Peh, and Kambiz Samadi ORION 2.0: A Fast and Accurate NoC Power and Area Model for Early-stage Design Space Exploration In Proceedings of the Conference on Design, Automation and Test in Europe, DATE ’09, pages 423–428, 3001 Leuven, Belgium, Belgium, 2009 European Design and Automation Association [40] F Karim, A Nguyen, S Dey, and R Rao On-Chip Communication Architecture for 0C-768 Network Processors In Proceedings of the 38th Design Automation Conference (DAC), pages 678–683, Las Vegas, NV, USA, June 2001 [41] M Karol, Hluchyj M, and S Morgan Input versus Output Queuing on a Space-Division Packet Switch IEEE Transactions on Communications, 35(12):1347–1356, December 1987 100 (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 TIEU LUAN MOI download : skknchat@gmail.com (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 [42] Jeong-Seob Kim, Hyo-Won Jeon, and Seul Jung Hardware implementation of nonlinear PID controller with FPGA based on floating point operation for 6-DOF manipulator robot arm In Proceeding of the Inernational Conference on Control, Automation and Systems, 2007, pages 1066–1071, Oct 2007 [43] S Kumar, A Jantsch, J.P Soininen, M Forsell, M Millberg, J O berg, K Tiensyrja, and A Hemani A Network on Chip Architecture and Design Methodology In Proceedings of the IEEE Computer Society Annual Symposium on VLSI (ISVLSI), pages 105–112, Pittsburgh, PA, USA, April 2002 [44] D Lattard and et al A Telecom Baseband Circuit based on an Asynchronous Networkon-Chip In Proceedings of the IEEE Int’l Solid-State Circuits Conference (ISSCC), pages 9–11, San Fransisco, USA, February 2007 [45] C R Lee and Z Salcic A fully-hardware-type maximum-parallel architecture for Kalman tracking filter in FPGAs In Proceedings of ICICS, 1997 International Conference on Information, Communications and Signal Processing Theme: Trends in Information Systems Engineering and Wireless Multimedia Communications (Cat., pages 1243–1247 vol.2, Sep 1997 [46] Seung Eun Lee and Nader Bagherzadeh A High Level Power Model for Network-on-Chip (NoC) Router Journal Computers and Electrical Engineering, 35(6):837–845, November 2009 [47] J Liang, S Swaminathan, and R Tessier aSOC: A Scalable, Single-Chip Communications Architecture In Proceedings of the IEEE Int’l Conference on Parallel Architectures and Compilation Techniques, pages 37–46, October 2000 [48] Yi-Hua Liu, Zong-Zhen Yang, Shi-Qing Huang, and Jo-Fang Wei Design and Implementation of an FPGA-based Fuzzy Controller for Switched-Mode Power Supplies In Proceedings of the World Congress on Intelligent Control and Automation (WCICA), 2011, pages 353–357, June 2011 [49] Z Lu, J Lach, M Stan, and K Skadron Reducing multimedia decode power using feedback control In Proceedings of the 21st International Conference on Computer Design, pages 489–496, Oct 2003 [50] I Masngut, G N P Pratama, A I Cahyadi, S Herdjunanto, and J F J Pakpahan Design of fractional-order proportional-integral-derivative controller: Hardware realization In Proceeding of the International Conference on Information and Communications Technology (ICOIACT), pages 656–660, March 2018 101 (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 TIEU LUAN MOI download : skknchat@gmail.com (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 [51] Paolo Meloni, Igor Loi, Federico Angiolini, Salvatore Carta, Massimo Barbaro, Luigi Raffo, and Luca Benini Area and Power Modeling for Networks-on-Chip with Layout Awareness In Proceedings of the IEEE VLSI Design, 2007, 2007 [52] M Millberg, E Nilsson, R Thid, S Kumar, and A Jantsch The Nostrum Backbone a Communication Protocol Stack for Networks on Chip In Proceedings of the 17th Int’l Conference on VLSI Design (VLSID), pages 693–696, 2004 [53] Asit K Mishra, Aditya Yanamandra, Reetuparna Das, Soumya Eachempati, Ravi Iyer, N Vijaykrishnan, and Chita R Das Raft: A router architecture with frequency tuning for on-chip networks Journal of Parallel and Distributed Computing, 71(5):625 – 640, 2011 Networks-on-Chip [54] F Mohammadian FALP: A Fault Adaptive and Low Power Method for Network on Chip Router In Wokshop Proceedings on Architecture of Computing Systems(ARCS 2014), pages 1–7, Feb 2014 [55] F Moraes, N Calazans, A Mello, L Moller, and L Ost HERMES: an Infrastructure for Low Area Overhead Packet-Switching Networks on Chip Integration, the VLSI Journal, 38(1):69–93, October 2004 [56] K Nakamura, N Sakashita, Y Nitta, K Shimomura, and T Tokuda Fuzzy Inference and Fuzzy Inference Processor IEEE Micro, 13(5):37–48, Oct 1993 [57] L S Nielsen, C Niessen, J Sparso, and K van Berkel Low-Power Operation Using Self-timed Circuits and Adaptive Scaling of the Supply Voltage IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2(4):391–397, Dec 1994 [58] D.N Oliveira, A.P de Souza Braga, and O da Mota Almeida Fuzzy Logic Controller Implementation on a FPGA Using VHDL In Proceedings of the Annual Meeting of the North American on Fuzzy Information Processing Society (NAFIPS), 2010, pages 1–6, July 2010 [59] Gianluca Palermo and Cristina Silvano PIRATE: A Framework for Power/Performance Exploration of Network-on-Chip Architectures, pages 521–531 Springer Berlin Heidelberg, Berlin, Heidelberg, 2004 [60] P.P Pande, C Grecu, M Jones, A Ivanov, and R Saleh Performance Evaluation and Design Trade-offs for Network-on-Chip Interconnect Architectures IEEE Transactions on Computers, 54(8):1025–1040, August 2005 [61] Kihong Park and Walter Willinger Self-Similar Network Traffic and Performance Evaluation John Wiley & Sons, Inc., New York, NY, USA, 1st edition, 2000 102 (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 TIEU LUAN MOI download : skknchat@gmail.com (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 [62] C S Patel, S M Chai, S Yalamanchili, and D E Schimmel Power Constrained Design of Multiprocessor Interconnection Networks In Proceedings of the International Conference on Computer Design VLSI in Computers and Processors, pages 408–416, Oct 1997 [63] S Penolazzi and A Jantsch A High Level Power Model for the Nostrum NoC In Proceedings of the 9th EUROMICRO Conference on Digital System Design (DSD’06), pages 673–676, 2006 [64] Christian Piguet Low-Power Electronics Design CRC Press, 2005 [65] P Pillamari, K.J Naidu, and H.M Kittur Power reduction using DVFS with a producerconsumer FIFO In Proceedings of the International Conference on Signal Processing, Communication, Computing and Networking Technologies (ICSCCN), 2011, pages 454– 458, 2011 [66] K Pokhrel Physical and Silicon Measures of Low Power Clock Gating Success: An Apple to Apple Case Study In Proceedings of the Synopsys Users Group Conference, 2007 [67] H Pourshaghaghi, J Escobar, and J Gyvez Synthesis and VHDL Implementation of Fuzzy Logic Controller for Dynamic Voltage and Frequency Scaling (DVFS) Goals in Digital Processors ISBN: 978-953-51-0396-7 InTech, 2012 [68] A Psarras, J Lee, P Mattheakis, C Nicopoulos, and G Dimitrakopoulos A Low-Power Network-on-Chip Architecture for Tile-Based Chip Multi-Processors In Proceedings of the International Great Lakes Symposium on VLSI (GLSVLSI), 2016, pages 335–340, May 2016 [69] Jan Rabaey Low Power Design Essentials Springer Publishing Company, Incorporated, 1st edition, 2009 [70] T R Reid The Chip: How Two Americans Invented the Microchip and Launched a Revolution Random House Trade Paperbacks, 2nd edition, 2001 [71] E Rijpkema, K Goossen, A Radulescu, J Dielissen, P van Meerbergen, J Wielage, and E Waterlander Trade Offs in the Design of a Router with both Guaranteed and Best-Effort Services for Networks on Chip IEE Proceedings on Computers and Digital Techniques, 150(5):294–302, September 2003 [72] E Rijpkema, K Goossens, and P Wielage A Router Architecture for Networks on Silicon In Proceedings of the 2nd Workshop on Embedded Systems, pages 181–188, November 2001 103 (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 TIEU LUAN MOI download : skknchat@gmail.com (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 [73] D.N Sarma, G Lakshminarayanan, and K.V.R.S Chavali A Novel Encoding Scheme for Low Power in Network on Chip Links In Proceeding of the 25th International Conference on VLSI Design (VLSID), 2012, pages 257 –261, jan 2012 [74] Li Shang, Li-Shiuan Peh, and N K Jha Dynamic Voltage Scaling with Links for Power Optimization of Interconnection Networks In Proceedings of the Ninth International Symposium on High-Performance Computer Architecture (HPCA-9), 2003, pages 91– 102, Feb 2003 [75] Manoj Sharma and Mohammad Ayoub Khan Investigation of Low-Power Techniques in Network-on-Chip World Applied Sciences Journal 16 (Special Issue on Recent Trends in VLSI Design), pages 78–91, 2012 [76] A Sinha and A P Chandrakasan Dynamic Voltage Scheduling using Adaptive Filtering of Workload Traces In Proceeding of the 14th International Conference on VLSI Design, 2001., pages 221–226, 2001 [77] D H Song and S Jung Geometrical Analysis of Inverse Kinematics Solutions and Fuzzy Control of Humanoid Robot Arm under Kinematics Constraints In Proceedings of the International Conference on Mechatronics and Automation, 2007, pages 1178–1183, Aug 2007 [78] D.H Song and Seul Jung Neural Compensation Technique for Fuzzy Controlled Humanoid Robot Arms : Experimental Studies In Proceedings of the IEEE 22nd International Symposium on Intelligent Control (ISIC), 2007, pages 424–429, Oct 2007 [79] Michio Sugeno An Introductory Survey of Fuzzy Control Information Sciences, 36(1):59–83, 1985 [80] K Swaminathan, G Lakshminarayanan, F Lang, M Fahmi, and S B Ko Design of A Low Power Network Interface for Network on chip In 26h IEEE Canadian Conference on Electrical and Computer Engineering (CCECE - 2013), pages 1–4, May 2013 [81] Y Thonnart, E Beigne, A Valentian, and P Vivet Power Reduction of Asynchronous Logic Circuits Using Activity Detection IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 17(7):893–906, 2009 [82] S Uppalapati and D Kaur Design and Implementation of a Mamdani Fuzzy Inference System on an FPGA In Proceedings of the Annual Meeting of the North American on Fuzzy Information Processing Society (NAFIPS), 2009, pages 1–6, June 2009 [83] I Vaisband and E G Friedman Dynamic Power Management with Power Networkon-Chip In Proceedings of the 12th International New Circuits and Systems Conference (NEWCAS), 2014, pages 225–228, June 2014 104 (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 TIEU LUAN MOI download : skknchat@gmail.com (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 [84] S Vangal and et al An 80-Tile 1.28TFLOPS Network-on-Chip in 65nm CMOS In Proceedings of the IEEE Int’l Solid-State Circuits Conference (ISSCC), pages 98–99, San Fransisco, USA, February 2007 [85] P.T Vuong, A.M Madni, and J.B Vuong VHDL Implementation For a Fuzzy Logic Controller In Proceedings of the World Automation Congress (WAC), 2006, pages 1–8, July 2006 [86] Gu-Yeon Wei and M Horowitz A Fully Digital, Energy-efficient, Adaptive Power-supply Regulator IEEE Journal of Solid-State Circuits, 34(4):520–528, Apr 1999 [87] Q Wu, P Juang, M Martonosi, L S Peh, and D W Clark Formal Control Techniques for Power-Performance Management IEEE Micro, 25(5):52–62, Sept 2005 [88] B Xue, W De-ming, T Jun-jun, and Z Bu-hui The Hardware Design and Simulation of Kalman Filter Based on IP Core and Time-sharing Multiplex In 2011 Fourth International Conference on Intelligent Computation Technology and Automation, volume 2, pages 266–269, March 2011 [89] M.K Yadav, M.R Casu, and M Zamboni LAURA-NoC: Local Automatic Rate Adjustment in Network-on-Chips With a Simple DVFS IEEE Transactions on Circuits and Systems II, 60(10):647–651, 2013 [90] E Yahya, O Elissati, H Zakaria, L Fesquet, and M Renaudin Programmable/Stoppable Oscillator Based on Self-Timed Rings In Proceedings of the 15th IEEE Symposium on Asynchronous Circuits and Systems (ASYNC ’09), 2009., pages 3–12, 2009 [91] Peng Yang, Chung Wong, P Marchal, F Catthoor, D Desmet, D Verkest, and R Lauwereins Energy-aware runtime scheduling for embedded-multiprocessor SOCs IEEE Design Test of Computers, 18(5):46–58, Sep 2001 [92] F Yao, A Demers, and S Shenker A scheduling model for reduced CPU energy In Proceedings of the IEEE 36th Annual Foundations of Computer Science, pages 374–382, Oct 1995 [93] L.A Zadeh Fuzzy Sets Information and Control, 8(3):338 – 353, 1965 [94] H Zakaria and L Fesquet Process Variability Robust Energy-Efficient Control for Nano-scaled Complex SoCs In Proceedings of the Faible Tension Faible Consommation (FTFC), 2011, pages 95–98, 2011 [95] I Zbierska, T Talapmka, and R Dlugosz Parallel matrix multiplication in 2-gain Kalman filter realized in hardware In 2017 IEEE 30th International Conference on Microelectronics (MIEL), pages 101–104, Oct 2017 105 (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 TIEU LUAN MOI download : skknchat@gmail.com (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 [96] F Zhang and Z Li Design of fractional PID control system for BLDC motor based on FPGA In Proceeding of the Chinese Control And Decision Conference (CCDC), 2008, pages 2293–2296, June 2018 [97] W Zong and Q Xu DOART: A Low-Power and Low-Latency Network-on-Chip In IEEE 34th International Conference on Computer Design (ICCD 2016), pages 352–355, Oct 2016 106 (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 TIEU LUAN MOI download : skknchat@gmail.com (LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202(LUAN.an.TIEN.si).giai.phap.toi.uu.cong.suat.tieu.thu.cho.cac.kien.truc.mang.tren.chip.luan.an.TS.ky.thuat.dien dien.tu.va.vien.thong.95202 Phụ lục A A.1 A.1.1 Một số mã nguồn VHDL luận án Mã nguồn VHDL mô tả khối đo lưu lượng Counter architecture beh_of_counter of c o u n t e r i s s i g n a l val_count_temp : s t d _ l o g i c _ v e c t o r ( downto ) ; type s t a t e i s ( r e s e t _ s t , i n i t , count , c o u n t _ f u l l ) ; s i g n a l pr_state , nx_state : state ; s i g n a l count_num : s t d _ l o g i c _ v e c t o r ( downto ) ; s i g n a l end_count_sig : std_logic ; begin −− a r c h i t e c t u r e beh_of_counter upp er_process : process ( c l k , rst_n ) i s begin −− p r o c e s s c o u n t _ p r o c e s s i f rst_n = ’ ’ then p r _ s t a t e
Ngày đăng: 01/01/2024, 18:27
Xem thêm:
