Thiết kế IC trên FPGA pptx

7KLӃW NӃ IC trên FPGA (final) (Field-Programmable Gate Array ) ĈһQJBá .KҳF 7ULӅX *LҧQJ viên Khoa CNTT 7UѭӡQJ Ĉ+%.Ĉj 1ҹQJ 1 2009 ĈɴQJBá .KɬF 7ULɾX, GV khoa CNTT, WUɉ͝QJ Ĉ+%.Ĉ1 Reg khác YӟL Wire QKѭ WKӃ nào? module RegAndWire(clk, reset, inA, inB, wireOut1, wireOut2, regOut1, regOut2); input clk, reset; input [3:0] inA, inB; output [3:0] wireOut1, wireOut2, regOut1, regOut2; reg [3:0] regOut1, regOut2; wire [3:0] testWire; reg [3:0] testReg; assign wireOut1 = inA + inB; assign testWire = inA; assign wireOut2 = testWire + inB; always @(posedge clk) begin regOut1 <= inA + inB; testReg <= inA; regOut2 <= testReg + inB; end endmodule 2009 ĈɴQJBá .KɬF 7ULɾX, GV khoa CNTT, WUɉ͝QJ Ĉ+%.Ĉ1 Reg khác YӟL Wire QKѭ WKӃ nào? module RegAndWire(clk, reset, inA, inB, wireOut1, wireOut2, regOut1, regOut2); input clk, reset; input [3:0] inA, inB; output [3:0] wireOut1, wireOut2, regOut1, regOut2; reg [3:0] regOut1, regOut2; wire [3:0] testWire; reg [3:0] testReg; endmodule 2009 ĈɴQJBá .KɬF 7ULɾX, GV khoa CNTT, WUɉ͝QJ Ĉ+%.Ĉ1 Reg khác YӟL Wire QKѭ WKӃ nào? module RegAndWire(clk, reset, inA, inB, wireOut1, wireOut2, regOut1, regOut2); assign wireOut1 = inA + inB; assign testWire = inA; assign wireOut2 = testWire + inB; always @(posedge clk) begin regOut1 <= inA + inB; testReg <= inA; regOut2 <= testReg + inB; end endmodule 2009 ĈɴQJBá .KɬF 7ULɾX, GV khoa CNTT, WUɉ͝QJ Ĉ+%.Ĉ1  wireOut1 và wireOut2 cho NӃW TXҧ JLӕQJ nhau  regOut1 và regOut2 cho NӃW TXҧ khác nhau Reg khác YӟL Wire QKѭ WKӃ nào? 2009 ĈɴQJBá .KɬF 7ULɾX, GV khoa CNTT, WUɉ͝QJ Ĉ+%.Ĉ1  wireOut1 và wireOut2 có input JLӕQJ nhau, output JLӕQJ nhau Reg khác YӟL Wire QKѭ WKӃ nào? 2009 ĈɴQJBá .KɬF 7ULɾX, GV khoa CNTT, WUɉ͝QJ Ĉ+%.Ĉ1 Reg khác YӟL Wire QKѭ WKӃ nào? 2009 ĈɴQJBá .KɬF 7ULɾX, GV khoa CNTT, WUɉ͝QJ Ĉ+%.Ĉ1  Phân chia nhóm:  0ӛL nhóm WӕL ÿD 4 QJѭӡL  0ӑL QJѭӡL có WKӇ Wӵ do OұS nhóm, nhóm 1 QJѭӡL FNJQJ ÿѭӧF.  /ұS nhóm có các thành viên khác OӟS FNJQJ ÿѭӧF 1ӝS bài WұS 2009 ĈɴQJBá .KɬF 7ULɾX, GV khoa CNTT, WUɉ͝QJ Ĉ+%.Ĉ1  %ҧQ báo cáo YLӃW EҵQJ Word, JӱL theo email và in ra PӝW EҧQ QӝS WUӵF WLӃS  7KӡL gian: WҩW Fҧ QӝS vào FKLӅX WKӭ 4 ngày 6/5/2009 (QӃX có gì thay ÿәL VӁ thông báo sau)  ĈӏD ÿLӇP: YăQ phòng khoa  Ghi rõ:  +ӑ tên sv trong nhóm, mã Vӕ sinh viên, OӟS.  Ai ÿm làm YLӋF gì  9ҩQ ÿӅ ÿm làm, KѭӟQJ JLҧL TX\ӃW  9LӃW FKѭѫQJ trình  &KөS OҥL NӃW TXҧ FKҥ\ simulation và WKX\ӃW minh NӃW TXҧ ÿy là ÿ~QJ  Nêu FҧP WѭӣQJ 1ӝS bài WұS (2) 2009 ĈɴQJBá .KɬF 7ULɾX, GV khoa CNTT, WUɉ͝QJ Ĉ+%.Ĉ1 1. 7KLӃW NӃ PҥFK nhân ÿѭӧF FҩX WҥR EӣL ít FәQJ logic QKҩW. %LӃW UҵQJ khi Vӱ GөQJ phép nhân trong Verilog thì 8b x 8b KӃW 368 FәQJ, 16b x 16b KӃW 1632 FәQJ. (Nhóm 1 QJѭӡL) 2. 7KLӃW NӃ PӝW thanh RAM (có WKӇ ÿӑF, ghi Gӳ OLӋX) YӟL dung OѭӧQJ tùy FKӑQ. (Nhóm 1 QJѭӡL) 3. 7KLӃW NӃ PӝW CPU ÿѫQ JLҧQ, Vӱ GөQJ RAM làm Eӝ QKӟ FKӭD OӋQK và NӃW TXҧ. 4. 7ӵ do. 7KLӃW NӃ GӵD trên tài OLӋX tham NKҧR KRһF Wӵ suy QJKƭ. 1Kӟ ghi rõ tên tài OLӋX tham NKҧR, [XҩW [ӭ và PҥFK ÿy không trùng OһS YӟL QKӳQJ PҥFK ÿѫQ JLҧQ ÿm trình bày trong bài JLҧQJ ĈӅ bài [...]... module Bá , GV khoa CNTT, pháp xem tín Click trái vào trái ta 2 tín và instData 2009 Bá bên trong bên là addr , GV khoa CNTT, pháp xem tín bên trong trái vào tín Name và kéo vào ô Messages; nút restart; giá gian phù ; nút run ta xem tín 2009 Bá , GV khoa CNTT, pháp xem tín bên trong Click vào + bên ra các module ; ta có các tín này 2009 Bá UUT xem giá pháp trên , GV khoa CNTT, ... vi 0 LED 2ô LED S G 6 S G 5 Bá , GV khoa CNTT, Simple CPU : PC: program counter ROM: ALU: mã + 2009 phép toán Bá , GV khoa CNTT, Các 1 PC (program counter), là 2 ROM có 16 32 bits 3 ALU có 4 3 module trên 2009 Bá cao , mã , GV khoa CNTT, 1 PC module PC(clk, reset, proCounter); input clk, reset; output [3:0] proCounter; reg [3:0] proCounter; always @(posedge clk or posedge reset) begin if(reset) begin . 7KLӃW NӃ IC trên FPGA (final) (Field-Programmable Gate Array ) ĈһQJBá .KҳF 7ULӅX *LҧQJ viên Khoa CNTT 7UѭӡQJ. ĈɴQJBá .KɬF 7ULɾX, GV khoa CNTT, WUɉ͝QJ Ĉ+%.Ĉ1 1. 7KLӃW NӃ PҥFK nhân ÿѭӧF FҩX WҥR EӣL ít FәQJ logic QKҩW. %LӃW UҵQJ khi Vӱ GөQJ phép nhân trong Verilog thì 8b x 8b KӃW 368 FәQJ, 16b x 16b KӃW 1632. 7KLӃW NӃ PӝW CPU ÿѫQ JLҧQ, Vӱ GөQJ RAM làm Eӝ QKӟ FKӭD OӋQK và NӃW TXҧ. 4. 7ӵ do. 7KLӃW NӃ GӵD trên tài OLӋX tham NKҧR KRһF Wӵ suy QJKƭ. 1Kӟ ghi rõ tên tài OLӋX tham NKҧR, [XҩW [ӭ và PҥFK ÿy