Giáo trình vi mạch số lập trình

LỜI NĨI ĐẦU Cùng với mơ đun ngành Điện tử công nghiệp, mô đun Vi mạch số lập trình mơ đun kỹ thuật chun ngành quan trọng ngành điện tử, mô đun ứng dụng rộng rãi ngành kỹ thuật lĩnh vực điều khiển khác Mô đun ứng dụng cho tất sinh viên ngành Điện tử công nghiệp trường ta Bởi để tạo điều kiện cho việc học tập nghiên cứu mô đun học viên thuận lợi q trình học tập Bộ mơn Điện tử thuộc Khoa Điện – Điện tử - Điện lạnh Trường cao đẳng nghề số 20/QK3 tổ chức biên soạn tài liệu: “ Vi mạch số lập trình ” làm giảng lưu hành hội Trong trình biên soạn chắn không tránh khỏi thiếu sót, tơi mong nhận thơng cảm góp ý chân thành bạn đồng nghiệp giáo trình ngày hồn thiện Xin chân thành cảm ơn! MỤC LỤC LỜI NÓI ĐẦU BÀI 1: GIỚI THIỆI CHUNG VỀ PLDs Lịch sử phát triển Cấu trúc PLD 2.1 Họ vi mạch PROM 2.2 Họ vi mạch FPLA ( Field Progammable Logic Array) 2.3 Họ vi mạch FPLS ( Field Programable Logic Sequencer) 2.4 Ho vi mạch FPGA ( Field Progammable Gate Array) 2.5 Ho vi mạch PAL ( Programmable Array Logic) 2.6 Họ vi mạch GAL ( Generic Array Logic) 2.7 Họ vi mạch PEEL (Progammable Electrially Erasable Logic) 2.8 Họ vi mạch PML ( Programmable Macro Logic) 2.9 Họ vi mạch ERASIC(Erasable Programmable Application Specific IC) 2.10 Họ vi mạch LCA ( Logic Cell Array) Phần mềm hỗ trợ PLD 3.1 Phần mềm PALASM (PAL Assembler) 3.2 Phần mềm AMAZE 3.3 Phần mềm PLAN ( Programmable Logic Analysis) 3.4 Phần mềm HELD (Harris Enhanced Language for Programmable Logic) 3.5 Phần mềm PLPL (Programmable Logic Programming Language) 3.6 Phần mềm APEEL (Assembler for Programmable Electrically Erasable Logic) 3.7 Phần mềm IPLDS II (Intel Programmable Logic Devolopment System II) 3.8 Phần mềm CUPL ( Universal Compiler for Programmable Logic ) 3.9 Phần mềm ABEL (Advanced Boolean Expression Language) BÀI 2: MẢNG LOGIC LẬP TRÌNH Giới thiệu chung PLA PAL Các ví dụ thiết kế 3.1 Bộ chuyển mã BCD sang Gray 6 11 12 14 15 16 17 19 20 22 23 23 25 25 25 26 26 26 26 27 27 27 28 28 28 34 34 3.2 Bộ so sánh hai bít Các mảng logic lập trình thơng dụng 4.1 GAL16V8C 4.1.1 Ngõ OLMC 4.1.2 Trình dịch hỗ trợ OLMC 4.1.3 Chế độ ghi 4.1.4 Chế độ complex 4.1.5 Chế độ simple 4.2 ispGAL22V10 4.2.1 OLMC 4.2.2 Cấu hình OLMC BÀI 3: NGƠN NGỮ ABEL Giới thiệu Cấu trúc File nguồn Abel Các mô tả Số Các dẫn 5.1 @ALTERNATE 5.2 @STANDARD Tập hợp 6.1 Chỉ số truy xuất tập hợp 6.2 Các toán tử tập hợp Toán tử 7.1 Toán tử logic 7.2 Toán tử số học 7.3 Toán tử so sánh 7.4 Tốn tử gán 7.5 Thứ tự ưu tiên Mơ tả logic 8.1 Phương trình 8.2 bảng thật 8.2 bảng thật 36 38 38 41 41 42 44 46 50 52 53 59 59 59 62 62 63 63 63 64 64 66 66 67 67 68 68 69 69 70 72 76 8.3 Mô tả trạng thái 8.4 Dấu chấm (.) 8.5 Các véc tơ thử 8.6 Các câu lệnh thuộc tính Chương trình mẫu BÀI 4: HỌ CPLD Giới thiệu chung Vi mạch ispLSI 1016 2.1 Đặc tính 2.2 Mơ tả 2.3 Thông số giới hạn 2.4 Điều kiện hoạt động DC 2.5 Điện dung (TA = 250C, f = MHz) 2.6 Đặc tính lưu trữ liệu 2.7 Điều kiện thử chuyển mạch 2.8 Đặc tính điện DC 2.9 Mơ hình thời gian ispLSI 1016 2.10 Thời gian trì hỗn tối đa GRB với tải GLB 2.11 Công suất tiêu thụ 2.12 Sơ đồ chân 2.13 Ý nghĩa tên linh kiện BÀI 5: PHẦN MỀM ISP SYNARIO Giới thiệu Yêu cầu hệ thống Khởi động Synario Nhập Modul VHDL vào dự án Nhập sơ đồ mạch vào dự án Hoàn tất thiết kế Nhập thuộc tính Tạo véc tơ thử Biên dịch File VHDL, sơ đồ véc tơ thử 10 Mơ chức dạng sóng 77 78 78 79 84 84 84 84 85 87 87 88 88 88 88 89 89 90 90 91 91 92 92 92 93 96 98 101 102 104 106 107 11 Tạo ký hiệu 12 Thích ứng thiết kế với thiết bị Lattice Semiconductor 13 Chế độ nhập hỗn hợp 14 Tạo File nguồn Abel – HDL 15 Biên dịch Abel – HDL 16 Mô kết thiết kế 17 Thích ứng thiết kế với thiết bị Lattice TÀI LIỆU THAM KHẢO 108 109 111 116 118 119 121 123 BÀI 1: GIỚI THIỆU CHUNG VỀ PLDs LỊCH SỬ PHÁT TRIỂN Trước thời kỳ vi mạch số lập trình (Programmable Logic Device) đời, thiết kế logic số truyền thống thường dùng nhiều vi mạch TTL loại MSI SSI kết hợp lại để tạo hàm logic mong muốn Những nhà thiết kế dựa vào sách tra cứu vi mạch số để tìm hiểu chức thơng số kỹ thuật, sau định sử dụng vi mạch số cần thiết cho yêu cầu thiết kế họ Điều bất lợi việc thiết kế sử dụng nhiều vi mạch dẫn đến nhiều khuyết điểm như: Kích thước board mạch lớn, cơng suất tiêu thụ cao, dễ hư hỏng, thi cơng khó khăn, tốn kém…Nói chung khơng kinh tế với yêu cầu điều khiển phức tạp Vào năm 1975,công ty SIGNETICS giới thiệu vi mạch số lập trình khơng có nhớ 82S100 (hiện PLS100) gọi mảng logic lập trình trường (Field- Programmable Logic Array) Napoleon Cavlan, người gọi cha đẻ mạch logic lập trình, lúc nhà quản lý ứng dụng PLA Signetics thực hiểu sử dụng PLA phương pháp tốt để thiết kế thay đổi hệ thống số Trong đó, cơng ty Harris sớm giới thiệu PROM, họ trình bày triển vọng PROM ứng dụng vào số mạch logic Công ty National Semiconductor chế tạo mặt nạ lập trình cho PLA, cấu tạo gồm mảng AND lập trình kèm với mảng OR lập trình, cho phép thực tổ hợp tổng tích số hàm logic tiêu chuẩn Bằng cách kết hợp công nghệ PROM sử dụng nguyên tắc cầu chì với khái niệm PLA, Cavian thuyết phục nhà quản lý công ty Signetics để đưa dự án PLAvào sản xuất Vi mạch PLA 82S100, thành viên họ vi mạch IFL (Intergrated Fuse Logic) có hình dạng 28 chân Cấu trúc PLA gồm mảng AND lập trình mảng OR lập trình, cho phép thực tổ hợp logic tổng tích số đơn giản Kỹ sư John Martin Birkner người quan tâm đến PLA, ơng hiểu nhiều phương pháp thiết kế logic học trường khơng áp dụng nhiều cơng việc Do đó, vào năm 1975 ơng rời thung lũng Silicon để đến công ty Monolithic Memories (MMI), công ty chế tạo PROM vi mạch logic tiêu chuẩn Vì vậy, Birkner có điều kiện việc tìm hiểu PLA cơng nhận ưu điểm mạch logic lập trình đồng thời ông nhận khuyết điểm PLA có hai mảng lập trình Sau đó, Birkner đưa khái niệm vi mạch số lập trình, vi mạch tương tự FLA thay có hai mảng lập trình PAL (Programmable Array Logic ) có mảng AND lập trình theo sau mảng OR giữ cố định (không lập trình ) Như cổng OR có tích số cố định nối với ngõ vào nó, giảm kích thước vi mạch cho phép tín hiệu truyền nhanh cho phép thực tổ hợp logic PAL đóng vỏ 20 chân Sau thời gian thuyết phục nhà quản lý công ty MMI thấy rõ lợi điểm PAL đồng ý sản xuất Vi mạch thuộc họ PAL phổ biến PAL 16L8, PAL 16R4, PAL 16R6, PAL 16R8 Các vi mạch có thời gian truyền trì hỗn 35ns Mỗi vi mạch có ngõ 16 ngõ vào, ký tự L ký hiệu vi mạch biểu thị tổ hợp ngõ tác động mức thấp, ký tự R cho biết có 4, hay ghi ngõ tương ứng Sau thời gian khởi đầu chậm, cuối PAL thiết kế hệ thống thực Những cơng ty máy tính mini nhận thấy ưu điểm PAL cho phép họ giảm số board cần thiết để thực tốt yêu cầu thiết kế, công ty MMI chọn phương pháp sản xuất PAL công đoạn mặt nạ chế tạo theo yêu cầu khách hàng Vào lúc MMI lại giới thiệu họ vi mạch HAL (Hard Array Logic) để sản xuất chi tiết cho hãng Data General and Digital Equipment MMI thay đổi cách xếp cơng đoạn mặt nạ cầu chì thay vào lớp liên kết kim loại phù hợp yêu cầu thiết kế khách hàng Những chi tiết có nhiều lợi ích gồm mang lại kết tốt kiểm tra dễ dàng Đồng thời khách hàng lợi quan tâm đến lập trình kiểm tra chi tiết Điều mang lại cải tiến phương pháp chế tạo PAL, chấp nhận thị trường Vào năm 1978, MMI xuất sách hướng dẫn PAL Đó bước khởi đầu để PAL mở rộng giới người thiết kế mạch logic Ngoài sách hướng dẫn cịn trình bày danh sách chương trình gốc ngơn ngữ lập trình FORTRAN cho PALASM (PAL Assembler) phần mềm dành cho việc thiết kế mạch logic PAL PALASM biên soạn, định nghĩa logic cho khn thức Ngồi PALASM có khả mơ vận hành phương trình mạch logic theo nguyên tắc PAL Trong việc liên kết với nhà thiết kế để định rõ “vector kiểm tra”, PALASM thật phù hợp Tất đặc điểm PAL bao gồm việc khắc phục khuyết điểm PLA kết hợp với việc thúc đẩy sử dụng PAL mang đến kết tốt đẹp PAL nhanh chóng vượt qua họ vi mạch IFL công ty Signetics phổ biến thị trường, thuật ngữ PAL trở nên đồng nghĩa với PLD Trong lúc ấy, công ty Signetics tiếp tục phát triển họ IFL, vào năm 1977 Signetics giới thiệu họ vi mạch FPGA (Field Programmable Gate Array) 82S103, vào năm 1979 họ FPLS (Field Programmable Logic Sequencer) Họ FPGA có cấu tạo mảng AND mức đơn với ngõ vào lập trình cực tính ngõ cho phép thực hàm logic (AND, OR, NAND, NOR, INVERT), cấu trúc họ FPLS có chức FlipFlop để thực trạng thái hàm Đồng thời Signetics giới thiệu AMAZE (Automated Map and Zap Equations) chương trình biên dịch để hỗ trợ cho vi mạch họ Tương tự, công ty chế tạo PLD khác lần lược giới thiệu phần mềm hỗ trợ họ Cả công ty Signetics MMI tiếp tục giới thiệu PLD để đáp ứng tính đa dạng theo yêu cầu thiết kế Vào năm 1980, mạch logic lập trình thừa nhận với phát triển tính đa dạng IFL PAL có nhiều giá trị cho người thiết kế Mặc dù khởi đầu thành công PLD, nhiên số nhà thiết kế quen với việc dùng PLD, số trường đại học đưa vi mạch logic lập trình vào khóa học thiết kế họ Tuy thế, kĩ thuật logic lập trình tiếp tục cải tiến vi mạch phát triển giai đoạn thứ hai giới thiệu vào năm 1983 Công ty Advance Micro Devices ( AMD) giới thiệu PAL22V10 với đặc điểm đặc biệt linh động cổng PLD 10 ngõ vào Mỗi cổng PLD có khả tổ hợp với ghi ngõ ngõ vào Cổng đệm ngõ ba trạng thái điều khiển tích số riêng cho phép vận hành hai chiều Tất ghi reset tự động trình tắt hay mở ghi có khả “đặt trước”, đặc điểm đặc biệt cho việc kiểm tra sau Với vi mạch mới, giới thiệu thường xuyên thị trường dẫn đến việc cần thiết phải có phần mềm hỗ trợ trình sử dụng PLD để đạt hiệu cao Bob Osann nhận thấy cần thiết chương trình biên dịch PLD vạn dùng cho tất PLD công ty chế tạo khác Vào tháng 9/1983, Công ty Assisted Technology đưa phiên 1.01a chương trình biên dịch PLD có tên CUPL( Universal Compiler for Programmable) Chương trình hỗ trợ cho 29 loại vi mạch, đời CUPL gây ý nhiều công ty chế tạo Công ty Data I/O, nhà chế tạo vi mạch lập trình lớn giới (EPROM, PROM, PLD), định phát triển phần mềm hỗ trợ cho riêng họ Năm 1984, Data I/O giới thiệu ABEL (Advanced Boolean Expression Language), chương trình biên dịch PLD có đặc điểm tương tự CUPL đầu tư tiếp thị nên nhà thiết kế chấp nhận Vì vậy, ABEL sớm theo kịp CUPL thị trường Sự đời chương trình biên dịch vạn cho PLD thúc đẩy công nghiệp thiết kế số sẵn sàng cho việc áp dụng PLD cho thiết kế Những chương trình biên dịch vạn cải tiến so với chương trình biên dịch PALASM AMAZE, cung cấp cho nhà thiết kế để thực mạch logic mơ thiết bị Đó đặc điểm tiêu chuẩn hai biên dịch vạn CUPL ABAL JEDEC ( the Joint Electron Device Engineering Council) dự định sản xuất biên dịch PLD tạo tiêu chuẩn để sử dụng cho tất công ty chế tạo PLD tương lai Vào 10/1983, the JEDEC Solid State Products Engineering Council đưa tiêu chuẩn JEDEC thứ 3“ Tiêu chuẩn khuôn thức chuyển đổi hệ thống tạo liệu thiết bị lập trình cho PLD” Tháng 5/1986, JEDEC tiếp tục đưa tiêu chuẩn 3-A, tiêu chuẩn trở thành tiêu chuẩn chung cho công nghiệp PLD Tháng 7/1984, cơng ty Altera giới thiệu EP300 Đó vi mạch sử dụng công nghệ CMOS EPROM, có đặc tính cơng suất tiêu thụ thấp, xóa (dùng tia cực tím) số đặc tính mở rộng khác Năm 1985, họ PLD công ty Lattice Semiconductor giới thiệu GAL (Generic Array Logic) Lattice dùng công nghệ CMOS EEPROM, có đặc tính kỹ thuật cơng suất thấp, lập trình nhiều lần ( xóa điện áp với thời gian xóa khoảng vài giây) Vi mạch họ GAL kí hiệu GAL16V8 có khả thay hoạt động PAL (đối với vi mạch loại) Ngày nhiều công ty tham gia vào thị trường PLD để tạo vi mạch đặc biệt sử dụng nhiều công nghệ chế tạo khác Vào năm 1985, công ty Xilen tạo họ LCA (Logic Call Array) Cấu trúc LCA có đoạn: ma trận khối logic bao quanh khối vào mạng đường liệu nối gián tiếp Đặc biệt LCA PLD sử dụng tế bào RAM động cho chức logic Ưu điểm cấu trúc khách hàng kiểm tra chương trình vi mạch, chất dễ xóa LCA, nên cần phải lưu trữ cấu hình LCA nhớ ngồi Vì vậy, LCA khơng sử dụng trường hợp địi hỏi hoạt động khởi động máy Đi kèm với LCA chương trình soạn thảo XACT mô giúp cho việc sửa lỗi cho thiết kế LCA thuận tiện Năm 1985, công ty Signetics với khái niệm PML (Programmable Macro Logic) Vi mạch PML Signetics PMLS 501, vi mạch sử dụng công nghệ lưỡng cực, đóng vỏ 52 chân Vào năm 1986, công ty ExMicroelectronic giới thiệu họ ERASIC (Erasable Application Specific 7C) sử dụng công nghệ EEPROM CMOS Vi mạch XL78C00 có dạng 24 chân điều đặc biệt XL78C00 thay chức cho PAL EPLA loại (khơng 10 Hình 5.20 ISP Synario Project Navigator sau xử lý Pit Design Lưu ý : Dấu chấm than màu vàng cho biết có cảnh báo tạo dấu X đỏ báo có lỗi xảy 47 Kích đúp vào Fitter Report danh sách Processes để xem thông tin q trình tương thích hóa kết thiết kế 110 Hình 5.21 Báo cáo sau tương thích hóa 13 CHẾ ĐỘ NHẬP HỔN HỢP Có thể kết hợp phần mềm ispVHDL ISP Synario để tạo thiết kế VHDL tốt thiết kế ABEL-HDL Tuy nhiên, để làm quen với công cụ trước tiên tạo thiết kế ABEL-HDL đơn giản sau liên kết với sơ đồ từ bước trước sơ đồ cấp đỉnh Bản thiết kế hoàn tất mô biên dịch vào thiết bị ispLSI 48 Nếu thoát ISP Synario Khởi động lại cách kích đúp vào biểu tượng nhóm chương trình ISP Synarrio Màn hình Navigator xuất hình 5.22 Nếu khơng giống phải bảo đảm tất bước phần hồn tất cách đắn 111 Hình 5.22 ISP Synario Project Navigator 49 Với thiết bị 2032 chọn, chọn mục Source ⇒ New từ menu ISP Synario Project Navigator Trong hộp thoại chọn Schematic kích OK Chọn đường dẫn c:\ispsyn50\tutorial nhập tên file top.sch vào hơp File Name Kích OK để vào Schematic Editor 50 Thêm ký hiệu vào sơ đồ tạo phần Chọn Add ⇒ Symbol Hộp thoại Symbol Libraries xuất với Local library chọn Chú ý, ký hiệu demo nằm text box phía (h.5.23) Chọn ký hiệu demo đặt vào sơ đồ 112 Hình 5.23 Schematic Editor với hộp thoại Symbol Libraries Bước tạo ký hiệu cấp đỉnh cho file thiết kế ABELHDL Một ký hiệu tạo cho modul thiết kế với có mức thấp tùy ý biết giao tiếp File ABEL-HDL thực tế cho dự án thiết kế hoàn tất bước sau 51 Trong sổ Schematic Editor chọn Add ⇒ New Block Symbol, hộp thoại nhập vào abeltop text box Block Name, IN1, IN2, IN3 hộp văn Input Pins OUT1, OUT2, OUT3, OUT4 hộp văn Output Pins (h.5.24) Kích RUN 113 Hình 5.24 Hộp thoại New Block Symbol 52 Một ký hiệu thêm vào local library ký hiệu dính kèm theo trỏ, đặt ký hiệu bên trái ký hiệu demo Kích chuột phải để hiển thị hộp thoại Symbol Libraries (h.5.25) Chú ý ký hiệu abeltop Local library Đóng hộp thoại Hình 5.25 Thêm ký hiệu từ Local Library 53 Hoàn tất sơ đồ cấp đỉnh cách thêm vào dây nối, tên mạng dấu I/O cần thiết để kết thúc thiết kế (h.5.26), thực kiểm 114 tra tính đồng tạo ký hiệu tương thích Lưu thiết kế khỏi Schematic Editor Hình 5.26 Hồn tất thiết kế Abeltop Nếu thích chỉnh sửa cho đồng thiết kế cấp đỉnh, lập trình viên chuyển qua mức thiết kế dùng tính Hierarchy Navigator Một số chức soạn thảo có hiệu lực qua Navigator 54 Trong file nguồn danh sách Project cửa sổ ISP Synario Project Navigator, chiếu sáng sơ đồ cấp đỉnh (top.sch) Trong danh sách Processes kích đúp lên Navigate Hierarchy, hộp thông điệp Building Hierarchy xuất khoảng thời gian ngắn Sau cửa sổ Hierarchy Navigator với thiết kế cấp đỉnh 55 Chọn View ⇒ Push/Pop, trỏ biến thành hình chữ thập Kích lên ký hiệu mong muốn, Hierarchy Navigator mở trang ký hiệu cấp Nếu kích lên ký hiệu gốc xuất thông báo nhắc nhở đáy cửa sổ Navigator 115 56 Chọn File ⇒ Exit để đóng Hierarchy Navigator lên câu hỏi save changes you made có thay đổi 14 TẠO FILE NGUỒN ABEL-HDL Bây cần phải tạo file nguồn ABEL-HDL liên kết với ký hiệu sơ đồ cấp đỉnh Project Navigator thực việc cách dễ dàng 57 Cửa sổ Navìgator giống hình 5.27 Biểu tượng “?” abeltop có nghĩa file khơng biết chưa tạo Lưu ý đến khoảng thụt vào abeltop file demo so với sơ đồ cấp đỉnh (sơ đồ chính) Hình 5.27 ISP Synario Project Navigator 58 Để tạo file nguồn, chiếu sáng mục abeltop sau chọn Source ⇒ New Trong hộp thoại New Source chọn ABEL-HDL Module kích OK Một trình soạn thảo văn ISP Synario với hộp thoại New ABELHDL Source (h.5.28) 116 Hình 5.28 Hộp thoại New Abel – HDL Source Để file liên kết với ký hiệu phải đặt tên modul giống với tên ký hiệu Tên file không cần giống tên ký hiệu đơn giản nên đặt tên giống Điền vào vùng văn sau : Module Name: abeltop File Name: abeltop.abl Title: This is the Top Level ABEL file Kích OK để vào trình soạn thảo văn ISP Synario thấy khung làm việc khởi tạo sẵn 59 Nhập vào mã lệnh bên phải bảo đảm nhập khoảng hai câu lệnh TITLE END hình 5.29 "Inputs IN1,IN2,IN3 pin; "Outputs OUT1,OUT2,OUT3,OUT4 pin; Equations OUT1=IN1 & !IN3; OUT2=IN1 & !IN2; 117 OUT3=!IN1 & IN2 & IN3; OUT4=IN2 & IN3; Hình 5.29 Trình soạn thảo văn ISP Synario 60 Chọn File ⇒ Save sau File ⇒ Exit Chú ý cửa sổ Project Navigator biểu tượng kế bên abeltop thay đổi, có nghĩa có file ABEL-HDL tương ứng liên kết xác 15 BIÊN DỊCH ABEL-HDL 61 Trong file nguồn vùng Project Project Navigator chọn abeltop (abeltop.abl), cửa sổ Processes for Current Source kích đúp vào mục Reduce Logic Navigator biên dịch cẩn thận trước thực yêu cầu Reduce Logic (tối thiểu hóa) Khi kết thúc hình Navigator giống hình 5.30 118 Hình 5.30 ISP Synario Project Navigator sau biên dịch ABEL – HDL 16 MÔ PHỎNG KẾT QUẢ THIẾT KẾ Trong phần mơ tồn kết thiết kế, để thực cần phải có file véc tơ thử (.abv) phần chỉnh sửa file véc tơ thử tạo phần 62 Kích đúp lên file demo.abv cửa sổ Project Navigator, trình soạn thảo văn ISP Synario xuất với cú pháp nhập bước 39 Chỉnh sửa sau : module demo; c,x = c.,.x.; CLK,TOPIN1,TOPIN2,TOPIN3,TOPOUT PIN; TEST_VECTORS ([CLK,TOPIN1,TOPIN2,TOPIN3]->[TOPOUT]) [c , , , 0]->[x]; [c , , , 1]->[x]; [c , , , 0]->[x]; [c , , , 1]->[x]; [c , , , 0]->[x]; [c , , , 1]->[x]; 119 [c , , , 0]->[x]; [c , , , 1]->[x]; END Hình 5.31 File vector thử trình soạn thảo văn ISP Synario 63 Sau chỉnh sửa xong chọn File ⇒ Save, chọn File ⇒ Exit 64 Trong Navigator với véc tơ thử cịn chọn, kích đúp lên Equation Simulation Waveform process, cửa sổ Waveform Viewer xuất 65 Để xem dạng sóng chọn Edit ⇒ Show Hộp thoại Show Waveforms với đầy đủ tên tín hiệu 66 Để xem lúc chọn TOPIN1, TOPIN2, TOPIN3, TOPOUT CLK kích Show Từng tín hiệu hiển thị Waveform Viewer (h.5.32) Đóng hộp thoại Show Waveforms, chọn File ⇒ Save cửa sổ Waveform Viewer, chọn File => Exit 120 Hình 5.32 Hộp thoại Show Waveforms Waveforms Viewer 17 THÍCH ỨNG THIẾT KẾ VỚI THIẾT BỊ LATTICE Dự án thiết kế hỗn hợp sơ đồ với ABEL-HDL hoàn tất chạy mơ phỏng, cịn bước cuối tương thích hóa thiết kế với họ ispLSI LATTICE 67 Từ cửa sổ Sources in Project ISP Synario Project Navigator chọn ispLSI 2032-150 TQFP44 quan sát trình xử lý liên quan tạo 68 Trong danh sách Processes for Current Source kích đúp lên mục Fit Design Việc làm bắt Navigator phải kết thúc trình dịch liên kết file nguồn lại với trước phân vùng tương thích thiết kế vào phần LSC ISP Synario Project Navigator thêm dấu kiểm nhiệm vụ thành công (h.5.33) 121 Hình 5.33 ISP Synario Project Navigator sau tương thích thành cơng 69 Phần mềm ispDS+ có số điều khiển người dùng truy cập từ Navigator, chiếu sáng Fit Design kích Properties phía đáy cửa sổ Navigator, hộp thoại chứa danh sách thuộc tính xuất 70 Để xem tất thông tin liên quan đến việc tương thích hóa kích đúp vào ISP Synario Fitter Report, cửa sổ tutor.rpt ISP Synario Report Viewer (h.5.34), cửa sổ report liệu thiết kế 122 Hình 5.34 ISP Synario Report Viewer với chức ISP VHDL ISP Synario 123 TÀI LIỆU THAM KHẢO Đề cương môđun/môn học nghề Sửa chữa thiết bị điện tử công nghiệp „ Dự án Giáo dục kỹ thuật Dạy nghề (VTEP), Tổng cục Dạy Nghề, Hà Nội, 2003 Kỹ thuật điện tử số - Đặng văn Chuyết - NXB KHKT 2003 Kỹ thuật điều khiển- NXB Lao Động 2004 Mạch điện tử- NXB Lao Động 2002 Mạch điện tử công nghiệp - Nguyễn Tấn Phước NXBKhoa học kỹ thuật 2004 Baugruppen de Mikroelektronik III - Pflaum Verlag Muenchen Xilinx - ABEL Design Software Refernce Mannual - Data I/O Corp 1993 D Vanden Bout, ‘ Xilinx FPGA Student Manua” - Prentice Hall, Englewoods Cliff, NJ, 1997 124