Thực tập điện tử số Tuần 6

ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ Báo cáo thực tập Điện tử số tuần 6 Báo cáo Thực tập Điện tử số Tuần 6, Đại học Công nghệ Đại học Quốc gia Hà Nội Báo cáo Thực tập Điện tử số Tuần 6, Đại học Công nghệ Đại học Quốc gia Hà Nội Báo cáo Thực tập Điện tử số Tuần 6, Đại học Công nghệ Đại học Quốc gia Hà Nội Báo cáo Thực tập Điện tử số Tuần 6, Đại học Công nghệ Đại học Quốc gia Hà Nội

ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ ******** Báo cáo thực tập Điện tử số tuần Họ tên sinh viên: Nguyễn Trọng Mạnh Lớp tín chỉ: 2122I_ELT3102_25 Mã sinh viên: 19021484 Sơ dồ Trigger Hình D6-1a: Yếui tố hai trạng thái bền – Trigger transistor Bảng D6-1a V(B1) → 0V V(B2) → 0V Giải thích mạch:    Q V(Q) Q V(Q) V(B1) V(B2) 4.74V 4.74V 0.09V 0 0.82V 0.82V Khi B1 đóng B2 mở, Q1 đóng Thế cực B Q2 lớn cực C Q2 ´ = Dòng từ nguồn 5V qua Q LED nên Q = nên Q2 mở, Q Khi B2 đóng B1 mở, Q2 đóng Thế cực B Q1 lớn cực C ´ qua LED D1 nên Q1 nên Q1 mở, Q = Dịng nguồn từ nguồn 5V qua Q ´ Q=1 ´ = 1, bỏ nối đất V(B1) trạng thái Q Q ´ khơng Khi nối đất V(B1) Q = Q ´ đổi, tương tự với trường hợp nối đất V(B2), nối đất V(B1) V(B2) Q Q nên gọi trạng thái cấm 1.3 Sơ đồ Trigger với cổng đảo Hình D6-1b Bảng D6-2 Q Q Sơ đồ Trigger R-S cổng logic hình D6-1c Bảng D6-3 PS1 R ↑ PS2 S ↑ Hình D6-1d: Trigger R-S cổng NAND Q Q 1 Bảng D6-4 PS1 S ↓ PS2 R Q Q ↓  So sánh kết trigger R-S cổng NOR cổng NAND So sánh với Trigger dùng cổng NAND, Trigger dùng cổng NOR có khác biệt : Các đầu vào R , S mức cao biểu thị có tín hiệu, mức thấp biểu thị khơng có tín hiệu ´ đồng thời 0, trạng thái cấm Khi R = S = Q Q ´ đồng thời 1, trạng thái cấm Cịn với cổng NAND, R = S = 0, Q Q Sơ đồ Trigger R-S điều khiển xung cổng logic Hình D6-2 Bảng D6-5  LS1 LS2 PS1 S R 0 ↑ ↑ ↑ 1 ↑ Giải thích nguyên tắc hoạt động sơ đồ Q Q 1 0 1 ´ giữ nguyên trạng thái trước Khi xung CLK = 0, lúc đầu Q Q ´ thay đổi tương ứng theo Khi CLK thay đổi từ lên lúc đầu Q Q mức logic S R Trigger D Hình D6-4: Trigger D loại vi mạch Bảng D6-8 LS4 LS1 LS2 PS1 D PR CLR Xung X X X X 1 ↑ 1 ↑ 1 ↑ 1 ↑  Nguyên lý hoạt động mạch: Khi chân PR tích cực (PR = 0) Q = Khi chân CLR tích cực (CLR = 0) Q = Thanh chốt liệu – Latch Q Q 0 0 0 1 1 Bảng D6-11 O C 0 0  C 8D 6D 6D 5D 4D 3D 2D 1D 8Q 6Q 6Q 5Q 4Q 3Q 2Q K ↑ 0 0 0 0 0 0 0 ↑ 1 1 1 0 1 1 ↑ 1 1 1 0 1 ↑ 1 0 1 0 1 1 1 ↑ 1 1 1 1 Nhận xét: Khi chân điều khiển OE tích cực mức cao mạch cấm => lối Khi chân điều khiển OC tích cực mức thấp => lối lối vào sườn lên CLK Bộ ghi dịch – Shift register 6.2 Bộ ghi dịch vi mạch rời: Bảng D6-12 LS4 LOAD 0 0 0 0 LS1 SER IN 0 0 PS1 CK ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑ 4Q 3Q 2Q 1Q 1 1 0 1 1 0 1 0 0 0 0 Bảng D6-13 LS4 LOAD 0 LS1 SER IN 0 PS1 CK LS8 4D LS6 3D LS6 2D LS5 1D ↑ ↑ ↑ 0 1 0 1 4Q 3Q 2Q 1Q 1 1 0 Q 0 gặp 0 0 0 0 ↑ ↑ ↑ ↑ ↑ 0 0 1 1 0 0 1 1 1 0 0 0 0 0 0 Hình D6-7b Bảng D6-14 PS2 SH/ DS2 CL LD SR R X X X X X 1 1 1 1 1 1 1 X X  Nhận xét : DS3 CK X 0 0 0 0 PS1 CK LS8 H LS6 G LS6 F LS5 E LS4 D LS3 C LS6 B LS6 A SER OU T X ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑ X 0 0 0 0 X 0 0 0 0 X 0 0 0 0 X 1 1 1 1 X 1 1 1 1 X 0 0 0 0 X 0 0 0 0 X 1 1 1 1 0 0 1 0 Khi chân CLR tích cực mức thấp => Mạch rơi vào trạng vào thái reset => lối … zzzzzzzzzzzzzzzzz zzzzzzzzzzzzzzz