(Đồ án HCMUTE) thiết kế và đánh giá bộ mã hóa reed solomon ứng dụng trong thông tin vô tuyến

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH KHĨA LUẬN TỐT NGHIỆP NGÀNH CÔNG NGHỆ KỸ THUẬT ĐIỆN TỬ VIỄN THƠNG THIẾT KẾ VÀ ĐÁNH GIÁ BỘ MÃ HĨA REED SOLOMON ỨNG DỤNG TRONG VÔ TUYẾN GVHD: ĐÕ DUY TÂN SVTH : THÁI DƯƠNG TUẤN THÀNH ĐINH TRƯỜNG NAM SKL 09298 Tp Hồ Chí Minh, tháng 7/2022 i TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP HỒ CHÍ MINH KHOA ĐÀO TẠO CHẤT LƯỢNG CAO ĐỒ ÁN TỐT NGHIỆP THIẾT KẾ VÀ ĐÁNH GIÁ BỘ MÃ HOÁ REED SOLOMON ỨNG DỤNG TRONG THÔNG TIN VÔ TUYẾN NGÀNH CÔNG NGHỆ KỸ THUẬT ĐIỆN TỬ - VIỄN THÔNG Sinh viên: Thái Dương Tuấn Thành Đinh Trường Nam GVHD: TS Đỗ Duy Tân TP Hồ Chí Minh, 7/2022 i 18161146 18161111 TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP HỒ CHÍ MINH KHOA ĐÀO TẠO CHẤT LƯỢNG CAO ĐỒ ÁN TỐT NGHIỆP THIẾT KẾ VÀ ĐÁNH GIÁ BỘ MÃ HOÁ REED SOLOMON ỨNG DỤNG TRONG THÔNG TIN VÔ TUYẾN NGÀNH CÔNG NGHỆ KỸ THUẬT ĐIỆN TỬ - VIỄN THÔNG Sinh viên: Thái Dương Tuấn Thành 18161146 Đinh Trường Nam GVHD: TS Đỗ Duy Tân i 18161111 LỜI CẢM ƠN Quá trình để hoàn thiện đề tài luận văn tốt nghiệp gặp nhiều khó khăn, từ bước lựa chọn đề tài, lên ý tưởng thực nhờ có giúp đỡ thầy cô, bạn bè khoa điện-điện tử gia đình mà nhóm sinh viên thực đề tài nỗ lực hồn thành khóa luận tốt nghiệp Không thể kể đến công lao to lớn mà thầy giáo viên hướng dẫn Đỗ Duy Tân dành nhiều thời gian tâm huyết để tận tình bảo, giúp đỡ chúng em khắc phục lỗi định hướng phát triển đề tài luận văn này, nhóm sinh viên chúng em cảm ơn thầy nhiều chúng em hồn thành khóa luận tốt nghiệp cách trọn vẹn Nhóm thực chân thành cảm ơn! i LỜI CAM ĐOAN Nhóm sinh viên thực đồ án tốt nghiệp “Thiết kế đánh giá mã ReedSolomon ứng dụng thông tin vô tuyến” xin cam đoan đồ án nhóm tự thực hướng dẫn Thầy TS Đỗ Duy Tân Nhóm cam đoan khơng chép nội dung, kết từ đề tài khác Bên cạnh đó, nhóm tìm hiểu từ nhiều nguồn tài liệu khác để hoàn thành đồ án Các nội dung tham khảo trình thực trích dẫn đầy đủ Nhóm sinh viên thực Thái Dương Tuấn Thành – Đinh Trường Nam i MỤC LỤC CHƯƠNG 1: TỔNG QUAN ĐỀ TÀI 10 1.1 Đặt vấn đề 10 1.2 Mục tiêu nghiên cứu 11 1.3 Nội dung nghiên cứu 11 1.4 Bố cục 11 1.5 Phạm vi đề tài 12 CHƯƠNG 2: CƠ SƠ LÝ THUYẾT 13 2.1 Hệ thống truyền thông kỹ thuật số 13 2.2 Tổng quan trường Galois Field 14 2.2.1 Khái niệm Field 14 2.2.2 Trường Galois 15 2.2.3 Phép tính thuộc tính 15 2.3 Tổng quan kỹ thuật mã hóa 16 2.3.1 Kỹ thuật mã hóa 16 2.3.2 Ứng dụng kỹ thuật mã hóa 16 2.4 Tổng quan mã vòng 16 2.5 TỔNG QUAN VỀ KỸ THUẬT MÃ HÓA REED-SOLOMON 21 2.5.1 Thuật toán mã hoá Reed-Solomon 21 2.5.2 Thuật toán giải mã hoá Reed-Solomon 23 CHƯƠNG 3: ĐÁNH GIÁ MÃ REED SOLOMON QUA KÊNH TRUYỀN AWGN SỬ DỤNG PHẦN MỀM MATLAB 30 3.1 TỔNG QUAN VỀ KÊNH TRUYỀN AWGN 30 3.2 SƠ ĐỒ KHỐI 30 3.3 ĐÁNH GIÁ TỈ LỆ LỖI BIT CỦA MÃ REED-SOLOMON 32 i 3.3.1 Tỉ lệ lỗi bit theo tỉ số SNR 32 3.3.2 Tỉ lệ lỗi bit theo Block-length 33 CHƯƠNG 4: THIẾT KẾ MƠ HÌNH HỆ THỐNG 34 4.1 SƠ ĐỒ KHỐI 34 4.1.1 Sơ đồ khối tổng quát khối mã hóa Reed-Solomon 34 4.1.2 Sơ đồ khối chi tiết khối mã hóa Reed-Solomon 35 4.2 Sơ đồ khối tổng quát khối giải mã Reed-Solomon 35 4.2.1 Sơ đồ chi tiết khối Main Control 38 4.2.2 Sơ đồ chi tiết khối Syndrome computation 40 4.2.3 Sơ đồ chi tiết khối Key Equation Solve 42 4.2.4 Sơ đồ khối chi tiết khối Chien Search and Error Evaluator 44 4.2.5 Sơ đồ khối chi tiết khối FIFO Register 46 CHƯƠNG 5: KẾT QUẢ VÀ ĐÁNH GIÁ 47 5.1 MÔ PHỎNG 47 5.1.1 Mô hoạt động khối Encoder 47 5.1.2 Mô hoạt động khối Decoder 48 5.2 ĐÁNH GIÁ THIẾT KẾ 52 5.2.1 Tài nguyên sử dụng 52 5.2.2 Tần số hoạt động công suất tiêu thụ 53 5.3 KIỂM TRA THỰC TẾ 54 5.3.1 Phần cứng thực tế 54 5.3.2 Kiểm tra q trình mã hóa liệu khối encoder 55 5.3.2.1 Sơ đồ mạch kiểm tra tổng hợp Xilinx 55 5.3.2.2 Kết test khối mã hóa FPGA spartan3E 56 5.3.3 Kiểm tra trình giải mã liệu khối decoder 57 i 5.3.3.1 Sơ đồ mạch kiểm tra tổng hợp Xilinx 57 5.3.2.2 Kết test khối giải mã FPGA spartan3E 58 CHƯƠNG 6: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 59 6.1 Kết luận 59 6.2 Hướng phát triển 59 TÀI LIỆU THAM KHẢO 60 i DANH MỤC HÌNH ẢNH Hình 2.1: Sơ đồ khối q trình truyền nhận liệu viễn thông 13 Hình 2.2: Tổng chiều dài liệu R-S 21 Hình 2.3: Sơ đồ khối mã hoá Reed Solomon CRS(n, k) 22 Hình 2.4: Các thành phần tạo nên từ mã nhận r(X) 23 Hình 2.5: Sơ đồ khối giải mã Reed Solomon ( , ) 24 Hình 3.1: Sơ đồ khối trình truyền - nhận liệu sử dụng mã Reed-Solomon 30 Hình 3.2: Mô BER theo Eb/No (dB) 32 Hình 3.3: Mơ BER theo SNR(dB) với N thay đổi 33 Hình 4.1: Sơ đồ khối tổng quát khối mã hóa Reed-Solomon 34 Hình 4.2: Sơ đồ chi tiết khối mã hóa 35 Hình 4.3: Sơ đồ khối tổng quát khối giải mã Reed-Solomon 36 Hình 4.4: Tổng quan kết nối khối nêu 37 Hình 4.5: Sơ đồ chi tiết khối Controller 38 Hình 4.6: Sơ đồ chi tiết khối Syndrome Computation 40 Hình 4.7: Sơ đồ chi tiết khối Key Equation Solve 42 Hình 4.8: Sơ đồ chi tiết khối Chien Search and Error Evaluator 44 Hình 4.9: Sơ đồ chi tiết khối FIFO 46 Hình 5.1: Kết mã hóa liệu khối encoder 47 Hình 5.2: Kết dạng sóng khối giải mã ứng với testcase 49 Hình 5.3: So sánh chuỗi liệu mã hóa giải mã 50 Hình 5.4: Kết dạng sóng khối giải mã ứng với testcase 50 Hình 5.5: Kết dạng sóng khối giải mã ứng với testcase 51 Hình 5.6: Module FPGA spartan3E 54 Hình 5.7: Mạch test tổng quát khối mã hóa 55 Hình 5.8: Kết vừa có liệu vào khối mã hóa 56 Hình 5.9: Kết parity check khối mã hóa 56 Hình 5.10: Mạch test tổng quát khối giải mã 57 Hình 5.11: Dữ liệu ngõ vào sau nhận từ khối mã hóa 58 Hình 5.12: Dữ liệu ngõ sau giải mã 58 i DANH MỤC BẢNG BIỂU Bảng 2.1: Mã vòng C(7, 4) 17 Bảng 2: Chuyển đổi ( ) ( ) 18 Bảng 2.3: Vị trí lỗi đơn Syndrome mã vịng 1+ (7, 4) có đa thức sinh = + 20 Bảng 4.1: Chức chân ngõ vào khối mã hóa 34 Bảng 4.2: Chức chân ngõ vào khối giải mã Reed-Solomon 36 Bảng 4.3: Chức chân ngõ vào khối Main Control 39 Bảng 4.4: Chức chân ngõ vào khối Syndrome Computation 41 Bảng 4.5: Chức chân ngõ vào khối Key Equation Solve 43 Bảng 4.6: Chức chân ngõ vào khối Chien Search and Error Evaluator 45 Bảng 4.7: Chức chân ngõ vào khối FIFO Register 46 Bảng 5.1: Bảng tóm tắt Testcase giải mã Reed-Solomon 48 Bảng 5.2: Tài nguyên mã hóa Reed-Solomon 52 Bảng 5.3: Tài nguyên giải mã Reed-Solomon 52 Bảng 5.4: tần số hoạt động cơng suất tiêu thụ mã hóa Reed-Solomon 53 Bảng 5.5: tần số hoạt động công suất tiêu thụ giải mã Reed-Solomon 53 i 5.1.2 Mô hoạt động khối Decoder Bảng 5.1: Bảng tóm tắt Testcase giải mã Reed-Solomon Testcase Testcase - Nội dung Số Block: Độ dài Block: 39 symbol Số symbol bị lỗi: symbol Dạng lỗi: không Testcase - Số block: Độ dài Block: 39 symbol Số symbol bị lỗi: symbol Dạng lỗi: lỗi đơn Testcase - Số Block: Độ dài Block: 39 symbol Số symbol bị lỗi: symbol Dạng lỗi: lỗi đơn, lỗi burst Mô tả tóm tắt testcase áp dụng cho giải mã, với trường hợp testcase có lỗi sai khác để kiểm tra tính khả thi giải mã, dạng lỗi lấy từ lý thuyết mã Reed-Solomon, lỗi mà mã sửa lỗi đơn lỗi burst Testcase Từ thơng tin bảng tóm tắt Bảng 5.1, ta có kết mơ hiển thị Hình 5.2 với chuỗi liệu vào chuỗi liệu khối mã hóa truyền đi, liệu nhận liệu truyền khơng có lỗi sai nên kết giải mã khối decoder cho chuỗi liệu trùng khớp với liệu gốc 48 i Hình 5.2: Kết dạng sóng khối giải mã ứng với testcase Testcase Với testcase này, kiểm tra khả sửa lỗi mã Reed-Solomon, kết Hình 5.3 cho thấy so sánh liệu mã hóa phía encoder sau truyền qua ngồi kênh truyền phía bên decoder nhận chuỗi liệu với lỗi sai vị trí khác nhau, lỗi burst trường hợp 14 → 0d 14 → 0c 49 i Hình 5.3: So sánh chuỗi liệu mã hóa giải mã Kết testcase thị Hình 5.4, từ lý thuyết Reed-Solomon ứng với 12 symbol parity giải mã Reed-Solomon sửa tối đa nửa số symbol parity symbol, testcase kiểm tra khả sửa lỗi tối đa mà mã Reed-Solomon giải mã xác Hình 5.4: Kết dạng sóng khối giải mã ứng với testcase 50 i Testcase Tương tự với giải mã testcase 2, lần số symbol lỗi symbol, vượt khả giải mã tối mã Reed-Solomon symbol, testcase mục đích muốn đánh giá khả sửa lỗi mã Reed-Solomon số lỗi lớn số lỗi sửa tối đa theo lý thuyết Hình 5.5: Kết dạng sóng khối giải mã ứng với testcase Từ kết hình 5.5, thấy với giải mã gặp số lượng symbol vượt nửa số lượng symbol parity Decoder khơng thể giải mã thành công cho liệu sai, đồng thời xuất chân báo “decode_fail” báo hiệu giải liệu thất bại 51 i 5.2 ĐÁNH GIÁ THIẾT KẾ 5.2.1 Tài nguyên sử dụng Thiết kế mã hóa giải mã với khối chức tổng hợp FPGA Spartan3E Xilinx có tài nguyên logic sử dụng tóm tắt Bảng 5.2 Bảng 5.3 Bảng 5.2: Tài nguyên mã hóa Reed-Solomon Tài nguyên logic sử dụng (ước tính) Tài nguyên logic Đã dùng Tài nguyên Number of Slice 58 4656 Number of Flip Flop 83 9312 Number of input LUTs 110 9312 Number of IOBs 16 232 Number of GCLKs 24 Sử dụng 1% 0% 1% 6% 4% Bảng 5.3: Tài nguyên giải mã Reed-Solomon Tài nguyên logic sử dụng (ước tính) Tài nguyên logic Đã dùng Tài nguyên Number of Flip Flop 528 9312 Number of inputs LUTs 1463 9312 Number of Slices 774 4656 Number of IOBs 19 232 Number of BUF/BUFGMUXs 24 Trong đó: Sử dụng 5% 15% 16% 8% 8%  Slice: lõi IP dùng để tách số Bit khỏi mạng bus có độ rộng định  LUTs: LookUp Table cấu tạo vật lý từ SRAM, lưu trữ RAM ROM  IOBs: ngõ vào khối (Block)  Flip-Flop: phần tử  GCLKs: clock gating mạch logic dùng để bật tắt xung clock  BUF/BUFGMUXs: cổng logic dùng để đệm tín hiệu 52 i 5.2.2 Tần số hoạt động công suất tiêu thụ Tần số hoạt động công suất thiết kế khối mã hóa giải mã tính tốn KIT FPGA Spartan3E Xilinx tóm tắt bảng 5.4 5.5 với tần số hoạt động khác Bảng 5.4: tần số hoạt động công suất tiêu thụ mã hóa Reed-Solomon Tần số 50Mhz 100Mhz 122Mhz Công suất tổng 0.12W 0.22W 0.224W Công suất tiêu tán động 0.018W 0.034W 0.037W Công suất tiêu tán tĩnh 0.102W 0.186W 0.187W Bảng 5.5: tần số hoạt động công suất tiêu thụ giải mã Reed-Solomon Tần số 50Mhz 100Mhz 150Mhz 205Mhz Công suất tổng 0.24W 0.27W 0.29W 0.314W Công suất tiêu tán động 0.03W 0.045W 0.053W 0.065W Công suất tiêu tán tĩnh 0.21W 0.225W 0.237W 0.249W 53 i 5.3 KIỂM TRA THỰC TẾ 5.3.1 Phần cứng thực tế Hình 5.6: Module FPGA spartan3E Mơ tả sơ lược kit FPGA sử dụng: Kit FPGA Có giai thức ngoại vi USART, I2C, SPI, có khả điều khiển thiết bị FRAM, FLASH, USB, Ethernet… Đầu nối mở rộng FPGA Các chân FPGA truy cập đầu nối mở rộng để kết nối bảng phụ kiện SDRAM, giao diện LCD1602, tần số hoạt động 50MHz, điện áp hoạt động từ 1.15V ～ 3.3V hỗ trợ JTAG 54 i 5.3.2 Kiểm tra q trình mã hóa liệu khối encoder 5.3.2.1 Sơ đồ mạch kiểm tra tổng hợp Xilinx Sau thực tổng hợp thiết kế phần mềm Xilinx ISE Design Suite 14.7 thu kết mạch test khối encoder toàn mạch bao gồm module ENCODER LCD, ENCODER có chức mã hóa liệu cho liệu cần truyền tải LCD chịu trách nhiệm hiển thị liệu đầu vào MX liệu sau mã hóa CX Hình 5.7: Mạch test tổng qt khối mã hóa Các liệu sau mã hóa đưa chân CX, để thị cách trực quan rõ ràng liệu ngõ vào, ngõ khối ENCODER kết nối tới chân chars [256:0] LCD, xung clock KIT FPGA có tần số hoạt động lên tới 5Mhz nên khiến việc quan sát kết đánh giá khó khăn, khối ENCODER thiết kế thêm chân count1 count2, count1 có mục đích đếm cho phép symbol liệu đầu vào dịch LCD count2 tương tự cho phép dịch symbol ngõ sau mã hóa liệu LCD để dễ dàng quan sát kết 55 i 5.3.2.2 Kết test khối mã hóa FPGA spartan3E Khi liệu đưa vào kết hiển thị hàng thứ hình LCD, symbol dịch vào từ phải sang trái hình 5.8, sau nhận liệu ngõ vào khối mã hóa thực việc mã hóa liệu cho kết mã hóa hiển thị hàng hình LCD, Hình 5.8 thị kết mã hóa liệu ngõ giống với liệu ngõ vào Hình 5.8: Kết vừa có liệu vào khối mã hóa Hình 5.9: Kết parity check khối mã hóa Sau mã hóa xong hồn tồn liệu ngõ vào khối mã hóa truyền ngồi symbol parity check với cách số symbol, hình 5.9 cho thấy bit parity check hiển thị hàng hình LCD 56 i 5.3.3 Kiểm tra trình giải mã liệu khối decoder 5.3.3.1 Sơ đồ mạch kiểm tra tổng hợp Xilinx Hình 5.10: Mạch test tổng quát khối giải mã Dữ liệu sau mã hõa truyền vào chân datain liệu sau giải mã đưa chân dataout, chân count thực mục đích đếm dịch symbol để dễ quan sát, chân dataoutstart dataoutend dùng để báo hiệu symbol bắt đầu kết thúc chuỗi liệu, chân decoder_fail báo hiệu khối giải mã liệu không thành công, chân errfound dùng để báo phát có lỗi chuỗi liệu nhận 57 i 5.3.2.2 Kết test khối giải mã FPGA spartan3E Khi liệu đưa vào kết hiển thị hàng thứ hình LCD, symbol dịch vào từ phải sang trái hình 5.10, sau nhận liệu ngõ vào khối giải mã thực việc giải mã liệu cho kết giải mã hóa hiển thị hàng thứ hình LCD, Hình 5.11 thị kết giải mã hóa liệu ngõ giống với liệu ngõ vào Hình 5.11: Dữ liệu ngõ vào sau nhận từ khối mã hóa Hình 5.12: Dữ liệu ngõ sau giải mã Quá trình giải mã hóa cho kết chuỗi symbol tương tự với liệu ngõ vào, người thực hiển thị liệu ngõ cần thiết loại bỏ symbol parity check sau giải mã symbol parity không cần thiết 58 i CHƯƠNG 6: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 6.1 Kết luận Đồ án “BỘ MÃ HOÁ REED SOLOMON ỨNG DỤNG TRONG THÔNG TIN VÔ TUYẾN” với mục tiêu ban đầu xây dựng hệ thống bao gồm mã hóa giải mã liệu Sau trải qua bước nghiên cứu, thi cơng, đánh giá đề tài đạt mục tiêu đề ban đầu Cụ thể, đề tài đạt kết sau: - Hồn tất việc thiết kế hệ thống mã hóa giải mã Reed-Solomon - Các khối thành phần thiết kế đảm bảo hoạt động chức - Khối mã hóa thực mã hóa liệu lý thuyết từ giải thuật lựa chọn - Khối giải mã thực việc giải mã xác liệu mã hóa trước - Thiết kế tổng hợp kiểm tra hoạt động FPGA Tuy nhiên, q trình nghiên cứu cịn tồn hạn chế cần giải sau: - Hệ thống nhiều phức tạp, khả đồng chưa cao sử dụng tới xung đồng hồ để hoạt động - Hệ thống dừng mức giải mã liệu tồn mức “0” “1” chưa thể giải mã bit lỗi trạng thái không xác định “x” 6.2 Hướng phát triển Hệ thống mã hóa giải mã mã Reed-Solomon phát triển việc chuyển đổi mã Verilog sang mơi trường mạch ứng dụng tích hợp ASIC để ứng dụng cụ thể vào nghiên cứu cụ thể Ngồi thay thuật tốn Berlekamp Massey thành thuật tốn khác, ví dụ thuật tốn Euclidean giúp cho việc xử lý liệu song song giảm thiểu thời gian trễ mạch, tiết kiệm công suất độ phức tạp 59 i TÀI LIỆU THAM KHẢO [1] H M Shao and T K Truong, “A VLSI Design of a Pipeline Reed Solomon Decoders,” IEEE Trans Comput., pp 393-403 Mar 1985 [2] M Mehnert, D F von Droste, and D Schiel, “VHDL Implementation of a (255, 191) Reed Solomon Coder for DVB-H,” IEEE 10th International Symposium on Consumer Electronics (ISCE), pp 1-5, 2006 [3] S.P Kang, S.W Rhee, C.G Kim, and Y jee, “ASIC Implementation of ReedSolomon Error Correction Circuits for Low Area Overhead on Memory System,” Proc ICEIC 2008, Tashkent, Uzbekistan, pp 339-342, June 2008 [4] Garg D Sharma, C.P Chaurasia, Chowdhury A.R., "High throughput FPGA implementation of Reed-Solomon Encoder for Space Data Systems", IEEE Nirma University International Conference on Engineering (NUiCONE), pp.1-5, Nov.2013 [5] Francisco J Gacia-Ugalde, “Coding and Decoding Algorithms of Reed-Solomon Codes Executed on A M6800 Microprocessor”, Coding Theory and Applications, LNCS 311, Springer Berlin, pp 183-196, 1988 [6] Nguyễn Trọng Duy, Hồ Văn Khương, “Kỹ thuật phân lớp để giải mã hiệu mã Reed-Solomon hệ thống thông tin”, Tạp chí Khoa học Cơng nghệ Thực phẩm, tập 21, số 1, 2021, pp 36-48 [7] Artur Jorge Alves Antunes, Error Correcting Reed Solomon Encoder and Decoder, The University of Porto, 2017 [8] Wade Trappe, Lawrence C Washington, Introduction to Cryptography with Coding Theory, 3rd Edition, Pearson, 2020 [9] G Liva, W E Ryan and M Chiani, “Quasi-cyclic generalized Reed-Solomon codes with low error floors”, IEEE Transactions on Communications, vol 56, no 1, 2008, pp 49-57 [10] T Chen, K Vakilinia, D Divsalar and R D Wesel, “Protograph-Based RaptorLike Reed-Solomon Codes”, IEEE Transactions on Communications, vol 63, no 5, 2015, pp 1522-1532 60 i [11] Goriushkin, P Nikishkin, A Ovinnikov, E Likhobabin and V Vityazev, “FPGA Implementation of Reed-Solomon Encoder Architecture for Wireless Communication Standards,” 2020 9th International Conference on Modern Circuits and Systems Technologies (MOCAST), 2020, pp 1-4 [12] Manpreet Kaur Jaswal, Debjyoti Mallik, Manjit Kaur, Radiation Hardened SEU Tolerant Reed Solomon Encoder and Decoder, 3rd International Conference on Signal Processing and Integrated Networks, 2016 [13] R Jose and A Pe, “Analysis of hard decision and soft decision decoding algorithms of Reed-Solomon codes in AWGN,” 2015 IEEE International Advance Computing Conference (IACC), 2015, pp 430-435 [14] Yuan Jiang, “A Practical Guide to Error-Control Coding Using MATLAB”, Artech House Publishers, 2010 61 i i