(Đồ án hcmute) thiết kế và mô phỏng bộ nhớ sram công suất thấp trong công nghệ 45nm

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP.HCM KHOA ĐÀO TẠO CHẤT LƯỢNG CAO KHĨA LUẬN TỐT NGHIỆP NGÀNH CƠNG NGHỆ KỸ THUẬT MÁY TÍNH THIẾT KẾ VÀ MƠ PHỎNG BỘ NHỚ SRAM CƠNG SUẤT THẤP TRONG CÔNG NGHỆ 45NM GVHD: TS.VÕ MINH HUÂN SVTH: HỒNG THANH TUẤN MSSV: 11119202 SVTH: NGƠ PHƯƠNG TÙNG MSSV: 11119095 SKL 0 Tp Hồ Chí Minh, tháng 7/2015 an TRƢỜNG ĐẠI HỌC SƢ PHẠM KỸ THUẬT TP HỒ CHÍ MINH KHOA ĐÀO TẠO CHẤT LƢỢNG CAO ĐỒ ÁN TỐT NGHIỆP THIẾT KẾ VÀ MÔ PHỎNG BỘ NHỚ SRAM CÔNG SUẤT THẤP TRONG CƠNG NGHỆ 45NM SVTH MSSV SVTH MSSV Khóa Ngành GVHD : HỒNG THANH TUẤN : 11119202 : NGƠ PHƢƠNG TÙNG : 11119095 : 2011 : Công Nghệ Kỹ Thuật Máy Tính : TS.VÕ MINH HUÂN Tp Hồ Ch Minh th ng n m an CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập – Tự – Hạnh phúc Tp Hồ Chí Minh , ngày 20 tháng năm 2015 NHIỆM VỤ ĐỒ ÁN TỐT NGHIỆP Thơng tin sinh viên Họ tên: Hồng Thanh Tuấn MSSV: 11119202 Tel: 01674068355 Email: hoangthanhtuan117@gmail.com Họ tên: Ngô Phƣơng Tùng MSSV: 11119095 Tel: 01207820012 Email: 11119095@student.hcmute.edu.vn Thông tin đề tài Tên đề tài: THIẾT KẾ VÀ MÔ PHỎNG BỘ NHỚ SRAM CÔNG SUẤT THẤP TRONG CÔNG NGHỆ 45NM Mục đ ch đề tài: thiết kế mơ SRAM Cell để tìm ƣu điểm nhƣợc điểm c c kỹ thuật tiết kiệm n ng lƣợng thời gian nghỉ SRAM Đồ n tốt nghiệp đƣợc thực tại: Khoa đào tạo chất lƣợng cao Trƣờng Đại Học Sƣ Phạm Kỹ Thuật Thành Phố Hồ Ch Minh Thời gian thực hiện: Từ ngày /3/ đến 20/7/2015 Các nhiệm vụ cụ thể đề tài - Tìm hiểu lý thuyết SRAM c c kỹ thuật để giảm dòng rò SRAM - Tìm hiểu phần mềm cadence - Mơ SRAM Cell phần mềm cadence p dụng c c kỹ thuật tiết kiệm n ng lƣợng thời gian nghỉ SRAM - Đo thời gian delay read write liệu SRAM Cell - Phân t ch ảnh hƣởng nhiệt độ điện p ảnh hƣởng đến dòng rò SRAM Cell Lời cam đoan sinh viên Sinh viên thực đề tài cam đoan ĐATN cơng trình nghiên cứu thân dƣới hƣớng dẫn tiến sĩ Võ Minh Huân Các kết công bố ĐATN trung thực khơng chép từ cơng trình khác TP HCM, ngày 20 tháng năm 2015 SV thực đồ n Ngơ Phƣơng Tùng Hồng Thanh Tuấn ii an Gi o viên hƣớng dẫn x c nhận mức độ hoàn thành cho phép đƣợc bảo vệ: ……………………………………………………………………………………… Tp.HCM, ngày 20 tháng năm 2015 Gi o viên hƣớng dẫn (Ký ghi rõ họ tên học hàm học vị) X c nhận Bộ Mơn TS.Võ Minh Hn iii an CỘNG HỊA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập – Tự – Hạnh phúc Tp Hồ Chí Minh , ngày 20 tháng năm 2015 PHIẾU NHẬN X T CỦA GIÁO VI N HƢỚNG D N Họ tên Sinh viên: Hồng Thanh Tuấn MSSV: Ngơ Phƣơng Tùng 95 MSSV: Ngành: Công nghệ kỹ thuật m y t nh Tên đề tài: THI T K V M PH NG B NH SRAM C NG SUẤT THẤP TRONG C NG NGHỆ 45NM Họ tên Gi o viên hƣớng dẫn: TS Võ Minh Huân NHẬN X T Về nội dung đề tài & khối lƣợng thực hiện: Ƣu điểm: Khuyết điểm: iv an Đề ngh cho bảo vệ hay không? Đ nh gi loại: Điểm:……………… B ng chữ: ) Tp Hồ Chí Minh, ngày 20 tháng n m 15 Gi o viên hƣớng dẫn Ký & ghi rõ họ tên) v an CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập – Tự – Hạnh phúc Tp Hồ Chí Minh , ngày tháng năm 2015 PHIẾU NHẬN X T CỦA GIÁO VI N PHẢN BIỆN Họ tên Sinh viên: Hồng Thanh Tuấn MSSV: Ngơ Phƣơng Tùng 95 MSSV: Ngành: Công nghệ kỹ thuật m y t nh Tên đề tài: THI T K V M PH NG B NH SRAM C NG SUẤT THẤP TRONG C NG NGHỆ 45NM Họ tên Gi o viên hƣớng dẫn: TS Võ Minh Huân NHẬN X T Về nội dung đề tài & khối lƣợng thực hiện: Ƣu điểm: Khuyết điểm: vi an Đề ngh cho bảo vệ hay không? Đ nh gi loại: Điểm:……………… B ng chữ: ) Tp Hồ Chí Minh, ngày tháng n m 15 Giáo viên phản biện Ký & ghi rõ họ tên) vii an LỜI CẢM ƠN Đầu tiên ph a nhà trƣờng chúng em muốn gửi lời c m ơn chân thành tri ân sâu sắc đến quý thầy cô khoa đào tạo chất lƣợng cao trƣờng đại học Sƣ phạm Kỹ thuật TP HCM với tri thức tâm huyết để truyền đạt kiến thức cho chúng em suốt thời gian học tập trƣờng Và đặc biệt chúng em muốn gửi lời cảm ơn đến Thầy Võ Minh Huân Thầy dành thời gian quý b u hƣớng dẫn tận tình sinh viên hoàn thành b o c o Hơn Thầy truyền đạt kinh nghiệm làm việc chia sẻ khó kh n với sinh viên suốt thời gian vừa qua Ngoài chúng em muốn gửi lời cảm ơn tới tất c c bạn lớp kỹ thuật m y t nh có hỗ trợ vô quý b u cho chúng em hoàn thành tốt b o cáo Một lần chúng em xin chân thành cảm ơn tất c c thầy bạn bè nhiệt tình giúp đỡ cho chúng em Chúc q thầy ln có sức khỏe thành cơng nghiệp trồng ngƣời Chúc c c bạn hoàn thành tốt b o c o tốt nghiệp thành cơng cơng việc sau Trong qu trình làm đồ n khơng thể tr nh khỏi có sai sót mong nhận đƣợc c c ý kiến đóng góp thầy c c bạn để đồ n đƣợc tốt Xin chân thành cảm ơn viii an MỤC LỤC NHIỆM VỤ ĐỒ ÁN TỐT NGHIỆP ii PHI U NHẬN X T CỦA GIÁO VI N HƢ NG DẪN iv PHI U NHẬN X T CỦA GIÁO VI N PHẢN BIỆN vi LỜI CẢM ƠN viii MỤC LỤC ix DANH MỤC CÁC BẢNG BIỂU xi DANH MỤC CÁC HÌNH ẢNH xii Chƣơng : TỔNG QUAN 1.1 Giới thiệu tình hình nghiên cứu 1.2 T nh cấp thiết đề tài 1.3 Mục tiêu nghiên cứu nhiệm vụ nghiên cứu .1 1.4 Nhiệm vụ nghiên cứu .2 1.5 Đối tƣợng phạm vi nghiên cứu 1.6 Phƣơng ph p nghiên cứu .2 1.7 Bố cục đồ n Chƣơng : CƠ SỞ LÝ THUY T LI N QUAN 2.1 Lý thuyết Mosfet 2.1.1 Cấu tạo: .5 2.1.2 Phân loại: 2.2 C c cổng logic 2.2.1 Cổng Not 2.2.2 Cổng And 2.2.3 Cổng Or .7 2.3 Công nghệ Low Power 2.3 Kh i niệm Tại phải sử dụng low power: .8 3 C c công nghệ Low power: Tổng hợp c c kỹ thuật thiết kế Low power: 10 2.4 Công nghệ Power-gating 11 Tổng quan: 11 2.4.2 C c thông số: 11 2.4.3 Các phƣơng ph p Power gating: 12 2.5 Công nghệ 45 nm 14 ix an ĐỒ ÁN TỐT NGHIỆP Hình 4.17 Dịng trung bình trƣờng hợp giảm VM t ng VSL Hình 4.18 Biểu đồ thể dòng rò khả n ng tiêt kiệm c c trƣờng hợp 27 thời gian mô us CHƢƠNG 50 an ĐỒ ÁN TỐT NGHIỆP 4.2 Mô thời gian delay vi t, đọc liệu SRAM Cell 4.2.1 Thời gian delay đọc, vi t liệu SRAM Cell trạng thái bình thƣờng Trong phần nhóm thực đề tài mô mạch Write Read liệu SRAM Cell trạng th i bình thƣờng Ta có sơ đồ mạch nhƣ hình Lƣu ý trƣờng hợp ta kết nối lần lƣợt VM VSL SRAM CellView với VDD GND Hình 4.19 Sơ đồ mạch Write Read liệu Ta có mạch mơ nhƣ hình Ở c c transistors M1 đến M6 đại diện cho SRAM Cell đƣợc thay b ng CellView nhƣ hình dƣới Hình 4.20 Mô mạch Write Read liệu Ta tiến hành mơ c c dạng sóng c c t n hiệu WL PC WE R Data ̅̅̅̅ đại diện cho Write Read bit „ ‟ nhƣ phần Kết đƣợc thể nhƣ hình thời gian mô ns nhiệt độ CHƢƠNG 51 an ĐỒ ÁN TỐT NGHIỆP Hình 4.21 Dạng sóng c c t n hiệu qu trình Write Read bit Tiếp theo t nh thời gian delay Write tws thời gian delay Read tra trc Thời gian tws đƣợc đ nh nghĩa từ lúc tụ Cbit bắt đầu xả % gi tr ban đầu Cụ thể ta đo thời điểm lúc t nh hiệu WE chuyển từ mức „ ‟ lên mức „ ‟ gi tr 6V) đến lúc tụ Cbit đạt % gi tr ban đầu Nên ta đo delay từ hai t n hiệu WE ̅̅̅̅ Kết tws = 1,35 ns đƣợc trình bày nhƣ hình Hình 4.22 Mơ thời gian tws CHƢƠNG 52 an ĐỒ ÁN TỐT NGHIỆP Tiếp theo thời gian delay tra hoạt động Read đƣợc t nh từ lúc t n hiệu ̅̅̅̅ giảm cịn VDD/2 nhƣ hình 5 Gi tr tra = 0,53 ns Hình 4.23 Mơ thời gian tra Tƣơng tự ta t nh trc đƣợc x c đ nh t n hiệu ̅̅̅̅ bắt đầu đƣợc nạp lần đạt gi tr VDD/ Ở ta khảo s t hai t n hiệu WL ̅̅̅̅ Kết đƣợc nhƣ hình 5.6 Ta đƣợc trc = 1,15ns Hình 4.24 Mơ thời gian trc CHƢƠNG 53 an ĐỒ ÁN TỐT NGHIỆP 4.2.2 Thời gian delay đọc, vi t liệu SRAM Cell giảm VM Trong phần ta t nh c c thời gian delay tƣơng tự Tuy nhiên cực source hai transistors M5 M6 nối với VM nhƣ hình C c t n hiệu lại đƣợc kết nối nhƣ phần Hình 4.25 Sơ đồ mạch Write Read liệu giảm VM Điện p VM đƣợc lấy từ khối DC Level Controller tƣơng tự nhƣ phần 4.2.2 nhƣng lƣu ý r ng trƣờng hợp SRAM Cell hoạt động nên gi tr VM = VDD Sơ đồ mạch trƣờng hợp đƣợc thể nhƣ hình Hình 4.26 Mơ mạch Write Read bit giảm VM CHƢƠNG 54 an ĐỒ ÁN TỐT NGHIỆP Tiếp theo ta đo thời gian delay Write Read tws, tra trc Ta đo c c thông số tƣơng tự nhƣ phần C c t n hiệu cần đo WE WL ̅̅̅̅ Dạng sóng t n hiệu đƣợc thể nhƣ hình Hình 4.27 Dạng sóng c c t n hiệu WL WE ̅̅̅̅ giảm VM Ta đo đƣợc kết nhƣ sau: tws = 1,35 ns tra = 0,53 ns trc = 1,15 ns 4.2.3 Thời gian delay đọc, vi t liệu SRAM Cell tăng VSL Ở kh c với phần cực source hai transistors M5 M6 nối với VDD cực source hai transistors M1 M2 nối với VSL nhƣ hình Hình 4.28 Sơ đồ mạch Write Read liệu giảm t ng VSL CHƢƠNG 55 an ĐỒ ÁN TỐT NGHIỆP Điện p VSL đƣợc lấy từ khối DC – DC Converter nhƣ phần Tƣơng tự trƣờng hợp VSL = V SRAM Cell hoạt động Mạch mô trƣờng hợp đƣợc thể nhƣ hình C c t n hiệu WL PC R D W đƣợc thiết lập nhƣ phần mục đ ch Write Read bit „ ‟ cho SRAM Cell Hình 4.29 Mơ mạch Write Read liệu giảm t ng VSL Kết mơ dạng sóng c c t n hiệu WE WL ̅̅̅̅ đƣợc thể nhƣ hình Ta đo đƣợc c c thời gian delay nhƣ sau: tws = 1,35 ns tra = 0,69 ns trc = 0,95 ns CHƢƠNG 56 an ĐỒ ÁN TỐT NGHIỆP Hình 4.30 Dạng sóng c c t n hiệu WL WE ̅̅̅̅ t ng VSL 4.2.4 Thời gian delay đọc, vi t liệu SRAM Cell giảm VM tăng VSL Cuối chƣơng ta tiến hành mô ghi đọc bit SRAM Cell giảm VM t ng VSL lúc T n hiệu VM đƣợc chuyển đổi từ VDD thông qua khối DC Level Controller nhƣ phần VSL đƣợc chuyển đổi thông qua khối DC – DC Converter nhƣ phần Sơ đồ mạch cho trƣờng hợp đƣợc biểu diễn nhƣ hình Hình 4.31 Sơ đồ mạch Write Read liệu giảm VM t ng VSL CHƢƠNG 57 an ĐỒ ÁN TỐT NGHIỆP Theo nhƣ hình ta có c c mức điện p VM VSL tƣơng tự nhƣ phần Mạch mô cho trƣờng hợp đƣợc biểu diễn nhƣ hình dƣới Hình 4.32 Mơ mạch Write Read liệu giảm VM t ng VSL Kết mô c c t n hiệu WE WL ̅̅̅̅ đƣợc trình bày nhƣ hình C c thời gian delay đo đƣợc nhƣ sau: tws = 1,35 ns tra = 0,69 ns trc = 0,95 ns CHƢƠNG 58 an ĐỒ ÁN TỐT NGHIỆP Hình 4.33 Dạng sóng c c t n hiệu WE WL ̅̅̅̅ giảm VM t ng VSL 4.3 Phân tích ảnh hƣởng nhiệt độ điện áp cung cấp đ n dịng rị 4.3.1 Phân tích ảnh hƣởng nhiệt độ Trong phần nhóm thực đề tài phân t ch ảnh hƣởng nhiệt độ đến dòng rò SRAM Cell đƣợc kết nối với nhƣ chƣơng B ng c ch thay đổi nhiệt nhiệt độ t lần lƣợt b ng -27 , , 27 , 100 trƣờng hợp SRAM Cell Dòng rò c c nhiệt độ đƣợc trình bày nhƣ bảng Thời gian mơ us Ta thấy dòng rò tất c c trƣờng hợp tỷ lệ thuận với nhiệt độ Do để hạn chế dịng rị giải ph p giảm nhiệt độ SRAM Cell Bảng 4.1 Dòng rò mƣời SRAM Cell phụ thuộc nhiệt độ Dịng rị c c trƣờng hợp nA) Nhiệt Bình Giảm T ng độ ( Giảm VM & t ng VSL thƣờng VM VSL -27 160.1 33.8 28.7 27.7 264.4 44.6 33.7 31.6 27 438.2 64.2 43 38.4 100 1417 188.6 117 92.7 CHƢƠNG 59 an ĐỒ ÁN TỐT NGHIỆP Ảnh hƣởng nhiệt độ lên dòng rị trƣờng hợp giảm cơng suất tiêu thụ SRAM Cell đƣợc thể qua hình Thứ tự độ t ng dòng rò c c trƣờng hợp giống nhƣ thứ tiêu tốn dòng rò Trong SRAM Cell bình thƣờng độ t ng dịng rị theo nhiệt độ lớn cao gần lần so với -27 Với SRAM Cell kết hợp giảm VM t ng VSL có độ t ng dịng rị thấp cao 3 lần so với -27 1000 % 885 900 800 700 558 600 500 407.6 334.7 400 300 200 100 165.1 132 117 114 -27 273.7 190 150138.6 100 27 100 Nhiệt độ ( ) Bình thƣờng Giảm VM T ng VSL Giảm VM & T ng VSL Hình 4.34 Độ t ng dòng rò nhiệt độ c c trƣờng hợp giảm cơng suất tiêu thụ trƣờng hợp bình thƣờng 4.3.2 Phân tích ảnh hƣởng điện áp cung cấp Tƣơng tự phần ta phân t ch ảnh hƣởng điện p cung cấp đến dòng rò SRAM Cell nhƣ chƣơng Ảnh hƣởng điện p cung tới dòng rò SRAM Cell đƣợc thể hình Biểu đồ thể dịng rò SRAM Cell mức điện p V V 4V c c kỹ thuật giảm công suất tiêu thụ trƣờng hợp bình thƣờng thời gian mô us nhiệt Ta thấy t ng điện p cung cấp dẫn đến t ng dòng rò trạng th i nghỉ SRAM Cell, điện p dòng rò SRAM Cell trƣờng hợp bình thƣờng cao thấp kỹ thuật đồng thời giảm VM t ng VSL Nếu xét riêng dòng rò mức điện p V tối ƣu CHƢƠNG 60 an ĐỒ ÁN TỐT NGHIỆP nA 3000 Bình thƣờng 2651 2500 Giảm VM 2000 T ng VSL 1500 1000 500 702.4 456.4 384.3 438.2 174.5 38.3 29.1 27.7 Giảm VM & T ng VSL 64.2 43 38.4 1.2 1.4 Volt Hình 4.35 Ảnh hƣởng điện p cung cấp tới dòng rò SRAM Cell c c kỹ thuật giảm công suất tiêu thụ trƣờng hợp bình thƣờng CHƢƠNG 61 an ĐỒ ÁN TỐT NGHIỆP Chƣơng 5: KẾT LUẬN VÀ HƢỚNG PHÁT TRIỂN K t luận Trong qu trình nghiên cứu sinh viên thực đề tài nghiên cứu số kỹ thuật để tiết kiệm n ng lƣợng thời gian nghỉ SRAM Cell từ sinh viên thực đề tài tìm ƣu điểm nhƣợc điểm kỹ thuật công nghệ SRAM Cell 45nm Kết đạt đƣợc thiết kế đƣợc sơ đồ mạch SRAM Cell sau trình nghiên cứu việc giảm VM t ng VSL với điện p cung cấp V tối ƣu Vì tùy vào mục đ ch sử dụng ta chọn kỹ thuật cho phù hợp để đƣa vào sản xuất Qua sinh viên thực đề tài hiểu đƣợc số kiến thức SRAM Cell biết phân t ch mơ SRAM Cell phần mềm từ cải thiện hiểu biết thân để có kiến thức tảng cho nghiên cứu sau 5.2 Hƣớng phát triển Nghiên cứu kĩ delay c c kỹ thuật công nghệ 45nm với tìm hiểu sâu c c yếu tố ảnh hƣởng đến SRAM Cell Tìm hiểu thêm c c kỹ thuật giảm cơng suất tiêu thụ kh c Tìm hiểu c c công nghệ nhỏ 45nm nhƣ nm 6nm 5.1 CHƢƠNG 62 an ĐỒ ÁN TỐT NGHIỆP TÀI LIỆU THAM KHẢO Ti ng Việt [1] Trƣơng Th B ch Ngà 5) Điện tử Trƣờng ĐHSPKT TP HCM [2] Nguyễn Đình Phú Nguyễn Trƣờng Duy(2013), Kỹ Thuật Số Trƣờng ĐHSPKT TP HCM [3] Hà Anh Chung Hồ Quốc Thống 4) Thiết kế mạch tiêu thụ công suất thấp mô phần mềm Cadence Trƣờng ĐHSPKT TP HCM [4] http://icdrec.edu.vn/node/565 Ti ng Anh [5] Jihye Bong (2010) “Design of Low-Power SRAM for Sub-65-nm CMOS Technologies” Seoul, Korea [6] McGraw-Hill 999) “CMOS Digital Integrated Circuits” [7] EEEE482_Lab8_Rev2015_1.doc [8] http://www.iue.tuwien.ac.at/phd/entner/node34.html [9] http://ieeexplore.ieee.org/xpl/login.jsp?tp=&arnumber=1278588&url=http%3 A%2F%2Fieeexplore.ieee.org%2Fiel5%2F4%2F28587%2F01278588 [10] www.ee.virginia.edu/~mrs8n/cadence/tutorial1.html 63 an S an K L 0 ... tài: THIẾT KẾ VÀ MÔ PHỎNG BỘ NHỚ SRAM CÔNG SUẤT THẤP TRONG CÔNG NGHỆ 45NM Mục đ ch đề tài: thiết kế mô SRAM Cell để tìm ƣu điểm nhƣợc điểm c c kỹ thuật tiết kiệm n ng lƣợng thời gian nghỉ SRAM. .. PHẠM KỸ THUẬT TP HỒ CHÍ MINH KHOA ĐÀO TẠO CHẤT LƢỢNG CAO ĐỒ ÁN TỐT NGHIỆP THIẾT KẾ VÀ MÔ PHỎNG BỘ NHỚ SRAM CÔNG SUẤT THẤP TRONG CÔNG NGHỆ 45NM SVTH MSSV SVTH MSSV Khóa Ngành GVHD : HỒNG THANH TUẤN... Enviroment + Mô cổng Not + Mô cell View Chƣơng 4: Mô SRAM Cell tiêu thụ cơng suất thấp Chƣơng trình bày: + Mô SRAM Cell + Các công nghệ giảm công suất tiêu thụ SRAM Cell + Giảm công suất tiêu thụ