Đồ án môn học 2 ngành kỹ thuật máy tính, đại học sư phạm kỹ thuật tp.hcm. thực hiện HK1 (20222023). Đề tài thiết kế và mô phỏng bộ nhớ sram 8bit với cadence virtuoso. Báo cáo viết tay, thiết kế và phân tích đầy đủ về nguyên lý hoạt động và các khối chức năng của bộ nhớ sram. tặng kèm unikey :>>>.
TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP HỒ CHÍ MINH KHOA ĐIỆN ĐIỆN TỬ ĐỒ ÁN MÔN HỌC THIẾT KẾ VÀ PHÂN TÍCH HOẠT ĐỘNG CỦA BỘ NHỚ SRAM BIT NGÀNH CƠNG NGHỆ KỸ THUẬT MÁY TÍNH Sinh viên: Đinh Trường Luân MSSV: 19119192 TP HỒ CHÍ MINH – 12/2022 TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP HỒ CHÍ MINH KHOA ĐIỆN ĐIỆN TỬ ĐỒ ÁN MƠN HỌC THIẾT KẾ VÀ PHÂN TÍCH HOẠT ĐỘNG CỦA BỘ NHỚ SRAM BIT NGÀNH CÔNG NGHỆ KỸ THUẬT MÁY TÍNH Sinh viên: Đinh Trường Luân MSSV: 19119192 Hướng dẫn: PGS.TS Trương Ngọc Sơn TP HỒ CHÍ MINH – 12/2022 BẢNG NHẬN XÉT CỦA GIẢNG VIÊN HƯỚNG DẪN Stt Nội dung thực Nhận xét Nhận xét tổng quát: ……………………………………………………………………………………… ……………………………………………………………………………………… ……………………………………………………………………………………… i LỜI CẢM ƠN Lời cám ơn em xin gửi đến thầy cô khoa Điện- Điện tử cung cấp truyền đạt em kiến thức tảng từ môn học khác để vận dụng thực tiễn lẫn đề tài Và đặc biệt em xin gửi lời cám ơn chân thành đến PGS.TS Trương Ngọc Sơn tận tâm giảng dạy truyền đạt kiến thức, kinh nghiệm đưa gợi ý cho em để có định hướng có đầy đủ kiến thức, khả hoàn tất hiệu đề tài đồ án Do thời gian kiến thức cịn hạn hẹp nên báo cáo khơng thể tránh khỏi thiếu sót Kính mong góp ý thầy dẫn thêm để em rút kinh nghiệm hoàn thành tốt Em xin trân thành cảm ơn! ii MỤC LỤC LỜI CẢM ƠN ii DANH MỤC HÌNH ẢNH DANH MỤC BẢNG CÁC TỪ VIẾT TẮT CHƯƠNG GIỚI THIỆU MỤC TIÊU ĐỀ TÀI GIỚI HẠN ĐỀ TÀI PHƯƠNG PHÁP NGHIÊN CỨU ĐỐI TƯỢNG VÀ PHẠM VI NGHIÊN CỨU BỐ CỤC QUYỂN BÁO CÁO CHƯƠNG 2.1 TỔNG QUAN VỀ TRANSISTOR, CÔNG NGHỆ CMOS VÀ SRAM 2.1.1 TRANSISTOR VÀ CÔNG NGHỆ CMOS 2.1.2 KHÁI NIỆM BỘ NHỚ CACHE, DRAM, SRAM 11 2.1.3 CẤU TRÚC CỦA BỘ NHỚ VÀ Ô NHỚ SRAM 12 2.1.4 VAI TRÒ CỦA SRAM TRONG HỆ THỐNG MÁY TÍNH 14 2.2 NGUYÊN LÝ HOẠT ĐỘNG CỦA SRAM 14 CHƯƠNG 16 3.1 TỔNG QUAN 16 3.2 MẠCH NẠP TRƯỚC 17 3.2.1 Thiết kế mạch 17 3.2.2 Mô nhận xét 17 3.3 MẠCH GIẢI MÃ 19 3.3.1 Thiết kế mạch 19 3.3.2 Mô nhận xét 20 3.4 3.4.1 MẠCH GHI 22 Thiết kế mạch 22 Mô nhận xét 23 3.4.2 3.5 Ô NHỚ SRAM 6T 24 3.5.1 Thiết kế mạch 24 3.5.2 Mô nhận xét 25 MẠCH KHUẾCH ĐẠI VÀ ĐỌC 29 3.6 3.6.1 Thiết kế mạch 29 3.6.2 Mô nhận xét 30 CHƯƠNG 34 4.1 KẾT QUẢ THIẾT KẾ 34 4.2 HOẠT ĐỘNG CỦA THIẾT KẾ 36 4.2.1 Tổng quan 36 4.2.2 Các yếu tố ảnh hưởng đến hoạt động thiết kế 38 CHƯƠNG 41 5.1 KẾT LUẬN 41 5.2 HƯỚNG PHÁT TRIỂN 41 TÀI LIỆU THAM KHẢO 42 DANH MỤC HÌNH ẢNH Hình 2.1: Transistor năm 1947 (trái), Transistor FinFet thiết kế mạch (phải) Hình 2.2: Cấu tạo ký hiệu transitor NMOS (trái) PMOS (phải) Hình 2.3: Cấu trúc tế bào nhớ SRAM 6T Hình 2.4: Cấu tạo SRAM hồn chỉnh Hình 2.5: Mơ hình giao tiếp nhớ với CPU máy tính Hình 2.6: Mơ hình mức cổng logic SRAM 6T Hình 3.1: Sơ đồ khối thiết kế SRAM Hình 3.2: Sơ đồ mạch nạp trước Hình 3.3: mạch mơ hoạt động mạch nạp trước Hình 3.4: dạng sóng hoạt động mạch nạp trước Hình 3.5: sơ đồ, bảng trạng thái hàm ngõ giải mã 2-4 Hình 3.6: Sơ đồ mạch giải mã 3-8 Hình 3.7: thiết lập mơ mạch giải mã 3-8 Hình 3.8: Dạng sóng hoạt động mạch giải mã 3-8 Hình 3.9: Thời gian chuyển trạng thái ngõ mạch giải mã Hình 3.10: sơ đồ mạch ghi liệu cho SRAM Hình 3.11: Sơ đồ mơ mạch ghi Hình 3.12: dạng sóng hoạt động mạch ghi Hình 3.13: Sơ đồ mạch nhớ SRAM 6T Hình 3.14: Thiết lập mạch mơ cho nhớ SRAM Hình 3.15: dạng sóng hoạt động nhớ SRAM Hình 3.16: thời gian ghi liệu Hình 3.17: thời gian ghi liệu Hình 3.18: cơng suất tiêu thụ Hình 3.19: sơ đồ mạch khuếch đại cảm nhận Hình 3.20: thiết lập mạch mô hoạt động mạch khuếch đại Hình 3.21: Dạng sóng mạch khuếch đại Hình 3.22: thời gian đọc liệu, ngõ lên mức cao Hình 3.23: thời gian đọc liệu, ngõ xuống mức thấp Hình 3.24: cơng suất tiêu thụ mạch khuếch đại Hình 4.1: sơ đồ thiết kế SRAM bit Hình 4.2: mơ hình mơ SRAM bit Hình 4.3: kết mô hoạt động thiết kế SRAM bit Hình 4.4: Thời gian đọc thơng thường Hình 4.5: thời gian đọc kết hợp chuyển địa Hình 4.6: Cơng suất tiêu thụ DANH MỤC BẢNG Bảng 4.1: ảnh hưởng điều kiện hoạt động CÁC TỪ VIẾT TẮT CPU Central Processing Unit RAM Random Access Memory SRAM Static Random Access Memory DRAM Dynamic Random Access Memory CMOS Complementary Metal-OxideSemiconductor BJT Bipolar junction transistor FET Field-effect transistor NMOS Metal-Oxide-Semiconductor Field Effect Transistors type n PMOS Metal-Oxide-Semiconductor Field Effect Transistors type p GB Giga Byte MB Mega Byte 6T Transistor VDD Supply voltage for D gate in CMOS transistor W/L Width/Length BL Bit Line WL Word Line GND Ground TEMP Temperature Hình 3.17: thời gian ghi liệu Trong trường hợp hình 3.17, tín hiệu WL chuyển trạng thái từ lên 1, bắt đầu trình ghi Tuy nhiên, thời điểm chuyển trạng thái WL lại trùng với thời điểm liệu ngõ vào chuyển trạng thái Điều khiến thời gian ghi liệu vào ô nhớ lâu đôi chút so với trường hợp hình 3.16 Hình 3.18: cơng suất tiêu thụ 28 Kết đo đạc mô cho thấy mức tiêu thụ cơng suất trung bình với nhớ SRAM 482.2nW Trong đó, cơng suất tiêu thụ cực đại trình cập nhật liệu 239.82uW Cống suất tiêu thụ cực tiểu 43.2nW WL = SRAM trạng thái chờ WL = liệu ô nhớ không thay đổi 3.6 MẠCH KHUẾCH ĐẠI VÀ ĐỌC 3.6.1 Thiết kế mạch Đối với nhớ SRAM hồn chỉnh, nhớ SRAM xếp theo hang theo cột Tùy thuộc vào dung lượng thiết kế mà số lượng nhớ nhiều Tuy nhiên, đặc điểm chung liệu phải truyền tải hai đường liệu dung chung Do khơng tránh khỏi suy hao sai lệch liệu trình đọc để tránh việc này, người ta tích hợp thêm mạch khuếch đại, nhằm đảm bảo tín hiệu liệu ngõ có mức điện áp xác Các mạch khuếch đại xếp cuối cột sơ đồ hình 2.4, liệu từ nhớ qua mạch khuếch đại sau tới ngõ Hình 3.19: sơ đồ mạch khuếch đại cảm nhận 29 Dữ liệu đưa tới mạch khuếch đại qua ngõ vào BL ~BL, BL liệu cần đưa tới ngõ Q Nếu BL = 0, ~BL =1, transistor NM1 ngắt, transistor NM2, PM0, PM1 dẫn Do điện áp mức cao tương ứng mức logic đưa tới ngõ vào A cổng logic NOR Ngược lại, với BL = 1, ~BL =0, transistor NM2, PM0, PM1 ngắt, transistor NM1 dẫn, kéo ngõ vào A cổng logic NOR xuống mức điện áp ứng với mức logic Xét trường hợp tín hiệu rd = tức tín hiệu đọc kích hoạt Transistor PM2 khơng dẫn, ngõ vào B cổng logic NOR = 0, liệu dạng đảo phép qua ngõ vào A cho liệu xác tạo ngõ Q mạch khuếch đại 3.6.2 Mô nhận xét Hoạt động mạch khuếch đại mơ dựa thiết lập hình 3.20 Hình 3.20: thiết lập mạch mô hoạt động mạch khuếch đại 30 Tương tự mô mạch thành phần trước đó, thơng số thiết lập cho việc mô mạch khuếch đại bao gồm nguồn cung cấp VDD điện áp 1v, nguồn xung V1, V3 ngược pha, tạo liệu đầu vào Nguồn xung V4 tạo tín hiệu đọc Tất nguồn xung có duty-cycle 50% Kết dạng sóng hoạt động mạch khuếch đại thể hình 3.21 Hình 3.21: dạng sóng mạch khuếch đại Quan sát dạng sóng mơ cho thấy thiết kế mạch hoạt động mong muốn Tại thời điểm tín hiệu RD mức 1, liệu ngõ với liệu ngõ vào BL Hình 3.22: thời gian đọc liệu, ngõ lên mức cao 31 Cùng với mạch thành phần khác, mạch đọc đóng vai trị quan trọng hoạt động SRAM Ngồi việc đảm bảo tính xác liệu, mạch ghi cần đảm bảo công suất tiêu thụ đặc biệt tốc độ đọc Kết phân tích dạng sóng ngõ mạch khuếch đại hình 3.22 3.23 cho thấy thời gian cho hoạt động đọc ngõ chuyển trạng thái lên mức cao 52,54ps Đối với trường hợp ngõ chuyển trạng thái mức thấp, thời gian chuyển mạch 33.04ps Hình 3.23: thời gian đọc liệu, ngõ xuống mức thấp Hình 3.24: cơng suất tiêu thụ mạch khuếch đại 32 Biểu đồ tiêu thụ công suất mạch thể hình 3.24 Trong đó, cơng suất tiêu thụ cao đo mạch 122.0467uW, thấp 32.71678nW, cơng suất trung bình tín hiệu read mức cao 60,36987uW Cơng suất cao tiêu thụ xảy chuyển mạch ngõ Khi dịng từ VDD nạp cho tụ ký sinh, đồng thời số tụ ký sinh bắt đầu q trình xả xuống GND Cơng suất tiêu thụ thấp tín hiệu RD mức thấp Công suất tiêu tán chủ yếu dòng rò Trong trường hợp BL = ~BL =1, đường dẫn từ VDD tới VSS hình thành, dẫn đến tiêu tán công suất lớn (60,36987uW) Trong chương này, thiết kế phân tích cơng suất, thời gian trễ mạch thành phần SRAM trình bày Tuy nhiên, số liệu mặt công suất thời gian trễ mang tính tham khảo áp dụng trường hợp thiết kế mạch thành phần đơn lẻ Trong hoạt động nhớ SRAM hoàn chỉnh, số liệu thay đổi kết nối thành phần mạch với Hơn nữa, số yếu tố khác ảnh hưởng đến hoạt động mạch nguồn cung cấp hay nhiệt độ phân tích chương số 33 CHƯƠNG KẾT QUẢ 4.1 KẾT QUẢ THIẾT KẾ Dựa theo sơ đồ cấu tạo nhớ SRAM hồn chỉnh hình 2.4 thành phần mạch thiết kế trình bày chương Thiết kế nhớ SRAM bit hồn chỉnh thể hình 4.1 Mơ hình mạch mơ cho thiết kế SRAM bit hồn chỉnh thể hình 4.2 Hình 4.1: sơ đồ thiết kế SRAM bit 34 Hình 4.2: mơ hình mơ SRAM bit Thơng số thành phần phục vụ cho q trình mơ hoạt động SRAM bit sau Nguồn V0 cung cấp điện áp hoạt động cho toàn mạch với điện áp 1v Tất nguồn xung sử dụng có duty-cycle 50% Trong đó, nguồn xung V1 đóng vai trị liệu ngõ vào Các nguồn V2 chu kỳ 5ns, V3 chu kỳ 10ns, V5 chu kỳ 20ns tạo mã địa liên tiếp nhằm mô hoạt động tất ô nhớ Nguồn V6 mô tác động tín hiệu đọc, nguồn V7 mơ hoạt động tín hiệu ghi Hai nguồn xung V6 V7 có chung tần số ngược pha, thỏa mãn điều kiện thời điểm mạch thực đọc ghi Trên thực tế, thiết kế SRAM hoạt động chế độ giữ Tuy nhiên hạn chế mặt phần mềm, báo cáo khơng tập trung phân tích chế độ hoạt động Điện trở 100Mohm ngõ nhằm tránh tượng sụt áp, từ đánh giá xác hoạt động mạch SRAM 35 4.2 HOẠT ĐỘNG CỦA THIẾT KẾ 4.2.1 Tổng quan Kết sau chạy mô phần mềm cadence virtuoso với thiết lập trên, nhiệt độ mô 27℃ thể hình 4.3 Hình 4.3: kết mơ hoạt động thiết kế SRAM bit Các thông số thiết lập mô cho phép kiểm tra hoạt động tất nhớ Trong đó, ô nhớ kiểm tra hoạt động đọc ghi Xét trường hợp với địa 111, ô nhớ chọn ô nhớ thứ Tín hiệu ghi kích hoạt thời điểm khởi tạo, ghi giá trị vào ô nhớ Do tín hiệu đọc kích hoạt, liệu bit xuất ngõ OUT Tiếp tục kiểm tra hoạt động ô nhớ cịn lại dạng sóng hình 4.3, thấy nhớ SRAM hoạt động mong đợi Tất nhớ đọc ghi liệu cách xác Tiếp theo, tiến hành đo đạc số liệu thời gian đọc, ghi liệu, với biểu đồ cơng suất tiêu thụ mạch Kết đo thể hình 4.4, 4.5 4.6 36 Hình 4.4: Thời gian đọc thơng thường Hình 4.5: thời gian đọc kết hợp chuyển địa 37 Đối với mạch đọc hoạt động riêng lẻ, thời gian đưa liệu tới ngõ khoảng 52.54ps theo số liệu đo đạc phần thiết kế mạch khuếch đại Trong trường hợp nhớ SRAM hoàn chỉnh, thời gian để đưa liệu từ ô nhớ tới ngõ khoảng 61.27ps Con số lên tới 160.31ps hoạt động đọc diễn thời gian chuyển địa Như vậy, thấy thời gian cho hoạt động đọc với nhớ SRAM hoàn chỉnh lớn so mạch đọc riêng lẻ Nguyên nhân kết nối mạch lại với nhau, ngõ mạch có thêm tải Hình 4.6: cơng suất tiêu thụ Kết đo cho thấy cơng suất tiêu thụ trung bình mạch 22.48uW Trong đó, cơng suất tiêu thu cực đại khoảng 505.96uWkhi ô nhớ cập nhật liệu, chuyển địa đọc liệu 4.2.2 Các yếu tố ảnh hưởng đến hoạt động thiết kế Việc đánh giá hoạt động nhớ SRAM cần quan tâm đến yếu tố điều kiện hoạt động nhiệt độ môi trường hay điện áp cung cấp bảng 4.1 38 thông số đo mô hoạt động nhớ SRAM bit với điều kiện môi trường khác Điều kiện/chỉ số Thời gian đọc (ps) Cơng suất tiêu thụ trung bình (uW) VDD = 1V, TEMP = 27 61.27 24.48 VDD = 1V, TEMP = -10 54.04 25.65 VDD = 1V, TEMP = 85 76.21 32.27 TEMP = 27, VDD = 0.8V 69.03 11.74 TEMP = 27, VDD = 1.2V 54.85 68.25 Bảng 4.1: ảnh hưởng điều kiện hoạt động Từ kết đo đạc thống kê bảng 4.1 Có thể thấy rõ ảnh hưởng yếu tố nhiệt độ môi trường điện áp cung cấp đến hoạt động mạch Cụ thể, điều kiện hoạt động bình thường mạch nguồn cung cấp 1v, TEMP (nhiệt độ) khoảng 27℃ Khi mô -10℃, mạch hoạt động nhanh công suất tiêu thụ tang lên Đối với điều kiện nhiệt độ môi trường 85℃, mạch hoạt động không ổn định, chậm tiêu thụ nhiều công suất Về ảnh hưởng nguồn cung cấp, với điều kiện cấp nguồn 0.8v, mạch chậm tiêu thụ công suất thấp, chưa nửa so với điều kiện thông thường Ở mức điện áp 1.2v, hoạt động mạch có điểm tương đồng nhiệt độ mơi trường cao Cụ thể công suất tiêu thụ mạch tăng lần, tốc độ nhanh đôi chút Như vậy, thấy hoạt động mạch bị ảnh hưởng đáng kể yếu tố nhiệt độ, nguồn cung cấp Trong đó, nhận thấy mạch hoạt động tốt điều kiện điện áp cung cấp nhiệt độ môi trường thấp mức thông thường Tuy nhiên, hoạt động thực tế mạch, điều khó xảy Do đó, thông số đánh giá ảnh hường yếu tố ngoại vi tới hoạt động mạch 39 mang tính chất tham khảo có ý nghĩa trình thiết kế đánh giá hoạt động mạch 40 CHƯƠNG KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 5.1 KẾT LUẬN Trong trình nghiên cứu thực đề tài đồ án, em làm việc tiếp cận với nhiều tài liệu đề tài nghiên cứu thiết kế SRAM Cùng với kiến thức có thơng qua môn học thiết kế vi mạch Em thực thành công đề tài đồ án thiết kế phân tích hoạt động nhớ SRAM bit Trong đó, em thiết kế mơ hoạt động mạch thành phần Thực thiết kế toàn nhớ SRAM bit hoàn chỉnh Sau thực xong đề tài này, em có thêm cho hiểu biết hoạt động, ứng dụng kiến trúc thiết kế SRAM Quyển báo cáo phân tích rõ mặt thiết kế kết mô mạch thành phần nhớ SRAM, với thiết kế mạch SRAM bit hoàn chỉnh 5.2 HƯỚNG PHÁT TRIỂN Đề tài phát triển theo nhiều hướng khác Một số đề xuất tiêu biểu cho việc phát triển đề tài đồ án kể tới là: - So sánh SRAM 6T công nghệ SRAM khác - Thiết kế SRAM lượng thấp 41 TÀI LIỆU THAM KHẢO Phạm Văn Khoa, Nguyễn Duy Thơng (2022) Phân tích hiệu thiết kế SRAM công nghệ TSMC 90nm CMOS Shikha Saun, Hemant Kumar (2019) Design and performance analysis of 6T SRAM cell on different CMOS technologies with stability characterization H M Dipu Kabir (2015) SRAM precharge system for reducing write power Rashmi Bisht, Ashutosh Pranav (2016) Design of 16x16 SRAM Array using 7T SRAM cell for low power applications 42 ... đặc tính này, SRAM gọi với tên nhớ RAM tĩnh 2.1.3 CẤU TRÚC CỦA BỘ NHỚ VÀ Ô NHỚ SRAM Bộ nhớ SRAM phân loại dựa cấu trúc tế bào SRAM Hiện nay, có nhiều nghiên cứu phương pháp thiết kế SRAM sử dụng... KẾT QUẢ THIẾT KẾ Dựa theo sơ đồ cấu tạo nhớ SRAM hồn chỉnh hình 2.4 thành phần mạch thiết kế trình bày chương Thiết kế nhớ SRAM bit hồn chỉnh thể hình 4.1 Mơ hình mạch mơ cho thiết kế SRAM bit... có nhiều thiết kế ô nhớ SRAM đề xuất 6T, 7T, 8T,… Nhưng giới hạn đề tài nhằm mục đích tìm hiểu hoạt động SRAM Thiết kế nhớ thực báo cáo sử dụng transistor Sơ đồ mạch thiết kế cadence virtuoso