Đang tải... (xem toàn văn)
1 TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI VIỆN ĐIỆN TỬ VIỄN THÔNG BÁO CÁO BÀI TẬP LỚN THÔNG TIN DI ĐỘNG Đề tài Thiết kế hệ thống thông tin FSK sử dụng FPGA GVHD PGS TS Nguyễn Văn Đức Sinh viên thực hiện.
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI VIỆN ĐIỆN TỬ - VIỄN THÔNG - - BÁO CÁO BÀI TẬP LỚN THÔNG TIN DI ĐỘNG Đề tài: Thiết kế hệ thống thông tin FSK sử dụng FPGA GVHD: PGS.TS Nguyễn Văn Đức Sinh viên thực hiện: Ngô Tiến Dũng 20172499 Nguyễn Thu Phương 20172758 Nguyễn Xuân Tùng 20172907 Hà Nội, tháng 11 năm 2021 GIỚI THIỆU Đề tài nhóm lần chia làm nội dung chính: - Tổng quan FPGA - Lý thuyết tổng quan hệ thống thông tin điều chế FSK - Lý thuyết lọc số FIR - Mô hệ thống MATLAB - Triển khai FPGA PHÂN CHIA CƠNG VIỆC TÊN Ngơ Tiến Dũng MSSV NHIỆM VỤ - 20172499 Phân chia công việc cho thành viên nhóm - Giải điều chế hệ thống FSK (phía thu) - Mơ MATLAB triển khải FPGA - Tổng hợp hoàn thiện báo cáo Nguyễn Thu Phương 20172758 - Bộ lọc số FIR - Triển khai FPGA - Đánh giá chất lượng hệ thống - Tham gia viết báo cáo slide Nguyễn Xuân Tùng - 20172907 Điều chế hệ thống FSK (phía phát) - Triển khai FPGA - Tham gia viết báo cáo slide MỤC LỤC GIỚI THIỆU PHÂN CHIA CÔNG VIỆC MỤC LỤC DANH MỤC HÌNH ẢNH CHƯƠNG I: TỔNG QUAN VỀ FPGA Khái niệm FPGA Cấu trúc FPGA 2.1 Khối logic 2.2 Hệ thống mạch liên kết 2.3 Các phần tử tích hợp sẵn 10 2.4 Block RAM 10 Quy trình thiết kế FPGA 10 3.1 Mô tả thiết kế (Specitification) 10 3.2 Thiết kế (Design) 10 3.3 Mô logic (Function simulation) 11 3.4 Tổng hợp mạch logic (Logic Synthesis) 11 3.5 Hiệu chỉnh kết nối (Datapath Schematic) 11 3.6 Thực thi (Implementation) 11 3.7 Quá trình lập trình nạp chương trình 12 CHƯƠNG II: TỔNG QUAN HỆ THỐNG FSK 13 Điều chế: 13 1.1 Khái niệm: 13 1.2 Nguyên tắc điều chế FSK: 13 1.3 FSK- dạng FM, số điều chế ( số biến điệu): 14 1.4 Băng thông FSK: 15 1.5 Sơ đồ điều chế: 16 Giải điều chế 19 CHƯƠNG III: BỘ LỌC SỐ FIR 20 Khái quát lọc số 20 Phân loại lọc FIR dựa đáp ứng tần số 20 2.1 Bộ lọc thông thấp LPF (Low Pass Filter) 21 2.2 Bộ lọc thông cao HPF (High Pass Filter) 22 2.3 Bộ lọc thông dải BPF (Band Pass Filter) 22 2.4 Bộ lọc chắn dải BSF (Band Stop Filter) 23 Các phương pháp thiết kế lọc FIR 23 3.1 Thiết kế lọc FIR dùng phương pháp cửa số 23 3.2 Thiết kế lọc FIR dùng phương pháp biến đổi Fourier 25 3.3 Thiết kế lọc FIR dùng phương pháp lấy mẫu tần số 27 CHƯƠNG IV: MÔ PHỎNG HỆ THỐNG TRÊN MATLAB 29 CHƯƠNG V: TRIỂN KHAI HỆ THỐNG TRÊN FPGA 32 DANH MỤC HÌNH ẢNH Hình 1.1 Cấu trúc FPGA Hình 1.2 Khối logic Hình 1.3 Configurable Logic Blocks Hình 1.4 Mạng liên kết FPGA Hình 5.1 Kết mô hệ thống 32 Hình 5.2 Kết mô lọc FIR 32 CHƯƠNG I: TỔNG QUAN VỀ FPGA Khái niệm FPGA Field-programmable gate array (FPGA) loại mạch tích hợp cỡ lớn dùng cấu trúc mảng phần tử logic mà người dùng lập trình Chữ “field” muốn đến khả tái lập trình từ bên ngồi người sử dụng, không phụ thuộc vào dây truyền sản xuất phức tạp nhà máy bán dẫn Vi mạch FPGA cấu thành từ phận như: - Các khối logic lập trình (logic block) Hệ thống mạch liên kết lập trình Khối vào/ (I/O pads) Phần tử thiết kế sẵn DSP slice, RAM, ROM, nhân xử lý, … FPGA xem loại vi mạch bán dẫn chuyên dụng ASIC, so sánh FPGA với ASIC đặc chế hoàn tồn hay ASIC thiết kế thư viện logic FPGA không đạt mức độ tối ưu loại hạn chế khả thực tác vụ đặc biệt phức tạp, FPGA ưu việt chỗ tái cấu trúc lại sử dụng, công đoạn thiết kế đơn giản, chi phí giảm, rút ngắn thời gian đưa sản phẩm vào sử dụng Còn so sánh với dạng vi mạch bán dẫn lập trình dùng cấu trúc mảng phần tử logic PLA, PAL, CPLD FPGA ưu việt điểm: tác vụ lập trình FPGA thực đơn giản hơn, khả lập trình linh động khác biệt quan trọng kiến trúc FPGA cho phép có khả chứa khối lượng lớn cổng logic (logic gate), so với vi mạch bán dẫn lập trình có trước Thiết kế hay lập trình cho FPGA thực chủ yếu ngôn ngữ mô tả phần cứng HDL VHDL, Verilog, … Các hang sản suất FPGA lớn Xilinx, Altera thường cung cấp gói phần mềm thiết bị phụ trợ cho q trình thiết kế, ngồi có số hang thứ cung cấp gói phần mềm kiểu Synopsys, Synplify,… Các gói phần mềm có khả thực tất bước tồn quy trình thiết kế IC chuẩn với đầu vào mã thiết kế HDL (còn gọi mã RTL) Cấu trúc FPGA Hình 1.1 Cấu trúc FPGA 2.1 Khối logic Hình 1.2 Khối logic Phần tử FPGA khối logic (logic block) Khối logic cấu thành từ LUT phần tử nhớ đồng Flip-flop, LUT (Look up table) khối logic thực hàm logic từ đầu vào, kết hàm tùy vào mục đích mà gửi ngồi khối logic trực tiếp hay khơng thơng qua phần tử nhớ Flip-flop Các dịng FPGA Xilinx sử dụng khái niệm slice, slice tạo thành từ khối logic, số lượng slice thay đổi từ vài nghìn tới vài chục nghìn tùy theo loại FPGA Bốn slice tạo thành khối Configurable Logic Blocks (CLBs) CLBs phần tử cấu thành FPGA, nguồn tài nguyên logic tạo nên mạch logic Nếu nhìn cấu trúc tổng thể mảng LUT ngồi đầu vào kể cịn hỗ trợ them đầu vào bổ sung từ khối logic phân bố trước sau nâng tổng số đầu vào LUT lên chân Cấu trúc nhằm tang tốc số học logic Hình 1.3 Configurable Logic Blocks 2.2 Hệ thống mạch liên kết Hình 1.4 Mạng liên kết FPGA Mạng liên kết FPGA cấu thành từ đường kết nối theo hai phương ngang cà đứng, tùy theo loại FPGA mà đường kết nối chia thành nhóm khác Các đường kết nối nối với thơng qua khối chuyển mạch lập trình (programmable switch), khối chuyển mạch chứa số lượng nút chuyển lập trình đảm bảo cho dạng liên kết phức tạp khác 2.3 Các phần tử tích hợp sẵn Ngồi khối logic tùy theo loại FPGA khác mà có phần tử tích hợp thêm khác nhau, ví dụ để thiết kế ứng dụng SoC, dòng Virtex 4, Xilinx có chứa nhân Power PC, hay dịng Atmel FPSLIC tích hợp nhân AVR,… hay ứng dụng xử lý tín hiệu số FPGA có tích hợp sẵn DSP slices nhân cộng tốc độ cao, thực hàm A * B + C 2.4 Block RAM Ngồi FPGA cịn có block RAM, khái quát Block RAM nhớ nhỏ nằm FPGA Những block nhỏ (khoảng vài chục Kb đến vài Mb tùy theo loại FPGA) tạo thành nhớ nhỏ ROM, FIFO Quy trình thiết kế FPGA 3.1 Mơ tả thiết kế (Specitification) Khi xây dựng chip khả trình (FPGA) với ý nghĩa dành cho ứng dụng riêng biệt, xuất phát từ ứng dụng thực tiễn sống đặt yêu cầu phải thiết kế IC thực tối ưu ứng dụng Bước quy trình thiết kế có nhiệm vụ tiếp nhận yêu cầu thiết kế xây dựng nên kiến trúc tổng quát thiết kế 3.2 Thiết kế (Design) Trong bước này, từ yêu cầu thiết kế dựa khả cơng nghệ có, người thiết kế kiến trúc xây dựng nên toàn kiến trúc tổng quan cho thiết kế Nghĩa phần người thiết kế kiến trúc phải mô tả vấn đề sau: • • • • Thiết kế có khối nào? Mỗi khối có chức gì? Hoạt động khối sao? Phân tích kỹ thuật sử dụng thiết kế công cụ, phần mềm bổ trợ cho việc thiết kế 10 Giải điều chế Mạch phổ biến giải điều chế tín hiệu FSK vịng khố pha (PLL) Tín hiệu FSK lối vào vịng khố pha lấy hai giá trị tần số Điện lệch chiều lối so pha theo dõi dịch chuyển tần số cho ta hai mức (mức cao mức thấp) tín hiệu lối vào FSK Tổng quát, PLL hệ thống hồi tiếp gồm phận chính: mạch so pha, lọc hạ thông VCO PLL vịng kín, tín hiệu từ VCO tự đơngh khóa tín hiệu vào Bằng cách so sánh pha tín hiệu từ mạch VCO tín hiệu vào, sai pha biến đổi thành điệ chiều, điện điều khiển VCO để tạo tín hiệu ln ln có pha tần số tín hiệu vào Bộ giải điều chế PLL kèm theo mạch lọc thông thấp để lấy thành phần dư sóng mang mạch tạo lại dạng xung để khơi phục dạng xung xác cho tín hiệu điều chế Giải điều chế FSK thực sở hình Tín hiệu FSK chứa hai thành phần tần số giải điều chế sơ đồ vịng giữ pha (PLL) Các bước mơ hệ thống FSK matlab - Bước 1: Nhân tín hiệu FSK sau điều chế với tín hiệu tần số f1 f2 bước điều chế ta đc tín hiệu m1 m2 - Bước 2: Cho hai tín hiệu m1 m2 qua lọc thơng thấp (sử dụng lọc FIR) tín hiệu mm1 mm2 - Bước 3: Lấy tín hiệu mm1 trừ mm2 - Bước 4: Cho tín hiệu vừa nhận đc qua khoảng ngưỡng để chọn đc bit 19 CHƯƠNG III: BỘ LỌC SỐ FIR Khái quát lọc số Trong xử lý tín hiệu, lọc có vai trị quan trọng nghiên cứu nhiều Các lọc số hệ thống dùng làm biến dạng phân bố tần số thành phần tín hiệu theo tần số cho Có loại lọc số: • FIR: Finit duration Impulse Response system - Hệ thống có đáp ứng xung chiều dài hữu hạn - Tín hiệu phụ thuộc vào tín hiệu vào tín hiệu vào trước - Ln ổn định • IIR: Infinite duration Impulse Response system - Hệ thống có đáp ứng xung chiều dài vơ hạn - Tín hiệu phụ thuộc vào tín hiệu vào tín hiệu thời điểm trước Có thể khơng ổn định Phân loại lọc FIR dựa đáp ứng tần số Bộ lọc FIR đặc trưng đáp ứng xung có chiều dài hữu hạn, tức h(n) khác khơng khoảng có chiều dài hữu hạn N (Từ đến N-1) Bộ lọc số có đáp ứng xung có chiều dài hữu hạn đặc trưng hàm truyền đạt sau đây: 𝑁−1 𝐻(𝑧) = ∑ ℎ(𝑛)𝑧 −𝑛 𝑛=0 Tức là: L[h(n)] = [0, N-1] = N Giả sử h(n) đáp ứng xung lọc FIR xác định với mẫu n = 0, 1, … N-1 Tức là: L[h(n)] = [0, N-1] =N Hàm truyền đạt sau: 20 𝑁−1 𝐻(𝑧) = ∑ ℎ(𝑛)𝑍 −𝑛 = ℎ(0) + ℎ(1)𝑍 −1 + +ℎ(𝑁 − 1)𝑍 −(𝑁−1) 𝑛=0 Đáp ứng tần số: 𝑁−1 𝐻(𝑒 𝑗𝜔 ) = ∑ ℎ(𝑛) 𝑒 −𝑗𝜔𝑛 𝑛=0 𝑁−1 𝑁−1 = ∑ ℎ(𝑛) 𝑐𝑜𝑠 𝜔 𝑛 + 𝑗[− ∑ ℎ(𝑛) 𝑠𝑖𝑛 𝜔 𝑛] 𝑛=0 𝑛=0 Hoặc là: 𝐻(𝑒 𝑗𝜔 ) = |𝐻(𝑒 𝑖𝜔 )|𝑒 𝑖𝜑(𝜔) 𝜑(𝜔) = 𝑎𝑟𝑔[ 𝐻(𝑒 𝑗𝜔 )] Hàm đáp ứng pha - tần số lọc FIR có dạng sau: 𝜃(𝜔) = 𝛽 − 𝛼𝜔, với α, β số Và hàm đáp ứng tần số lọc FIR cho dạng độ lớn pha sau: 𝐻(𝑒 𝑗𝜔 ) = 𝐴(𝑒 𝑗𝜔 )𝑒 𝑗𝜃(𝜔) , với 𝐴(𝑒 𝑗𝜔 ) hàm thực 2.1 Bộ lọc thông thấp LPF (Low Pass Filter) Bộ lọc thông thấp hay Low Pass Filter (LPF) lọc cho phép tín hiệu có tần số thấp tần số cụ thể (tần số cụ thể gọi tần số cắt) Và khơng cho phép tín hiệu tần số cao tần số cắt Đáp ứng tần số: Đáp ứng xung: 21 2.2 Bộ lọc thông cao HPF (High Pass Filter) Bộ lọc thông cao mạch cho phép tần số cao tần số cắt (cutoff) làm suy giảm tất tần số tần số cắt (ƒc) Đáp ứng tần số: Đáp ứng xung: 2.3 Bộ lọc thông dải BPF (Band Pass Filter) Bộ lọc thông dải lọc cho qua tần số phạm vi định loại bỏ tần số bên ngồi phạm vi Đáp ứng tần số: Đáp ứng xung: 22 2.4 Bộ lọc chắn dải BSF (Band Stop Filter) Bộ lọc chắn dải lọc cắt bỏ tần số phạm vi định cho qua tần số bên ngồi phạm vi Đáp ứng tần số: Đáp ứng xung: Các phương pháp thiết kế lọc FIR 3.1 Thiết kế lọc FIR dùng phương pháp cửa số Các bước phương pháp cửa số: - Cho tiêu kỹ thuật lọc số: 𝛿𝑝 , 𝛿𝑠 , 𝜔𝑝 , 𝜔𝑠 - Chọn dạng cửa sổ chiều dài N cửa sổ, miền n cửa sổ có tâm đối xứng n= - 𝑁−1 −(𝑁−1) 2 , miền tần số cửa sổ có pha tuyến tính 𝜃(𝜔) = Chọn loại lọc số lý tưởng có đáp ứng xung h(n), h(n) có tâm đối xứng 𝜃(𝜔) = - 𝜔 𝑁−1 miền n, miền 𝜔 h(n) có pha tuyến tính −(𝑁−1) 𝜔 Nhân cửa sổ 𝑤(𝑛)𝑁 với h(n) lý tưởng để ℎ𝑤 (𝑛) lọc thực tế ℎ𝑤 (𝑛) = 𝜔(𝑛) ℎ(𝑛) 𝐿[𝜔(𝑛)𝑁 ] = 𝑁 𝐿[ℎ(𝑛)] = ∞ 𝐿[ℎ(𝑛)] = 𝑁 23 Sau có ℎ𝑤 (𝑛) thử lại miền tần số xem có thỏa mãn tiêu kỹ thuật đặt hay không Nếu không thỏa mãn tăng N lặp lại bước thỏa mãn tiêu kỹ thuật dừng lại Có số loại cửa sổ phổ biến: a) Cửa số hình chữ nhật 1, 𝑤𝑟 (𝑛) = 𝑟𝑒𝑐𝑁 (𝑛) = { 0, 0≤𝑛 ≤𝑁−1 n ≠ 𝜋 ′ ∫ 𝑊𝑅 (𝑒 𝑗𝜔 ) 𝐻(𝑒 𝑗(𝜔−𝜔 )𝑑𝜔′ 𝐻(𝑒 ) = 𝑊𝑅 (𝑒 ) ∗ 𝐻𝑑 (𝑒 ) = 2𝜋 −𝜋 𝑖𝜔 𝑗𝜔 𝑗𝜔 Nhằm tăng độ suy giảm dải chắn hạn chế tượng Gibb, số dạng cửa sổ sau đưa áp dụng nhiều thiết kế lọc thực tế b) Cửa sổ tam giác 2n N −1 , 2n w(n)= 2 − , N − 0, 0n N −1 N −1 n N −1 n c) Cửa sổ Hamming 2 n ), n N − 0,54 − 0, 46 cos( w(n) = N −1 0, n lai d) Cửa sổ Hanning 2 n ), n N − 0,5 − 0,5cos( w(n) = N −1 0, n e) Cửa sổ Blackman 2 n 4 n ) + 0, 08cos( ), n N − 0, 42 − 0,5cos( w(n) = N −1 N −1 0, n 24 Rõ ràng ln có đánh đổi tính chất hẹp dải chuyển tiếp tính gợn sóng dải thơng dải chắn Các loại cửa số làm giảm hiệu ứng gợn sóng dải thơng dải chắn ln có xu hướng làm cho bề rộng dải chuyển tiếp tăng lên Dưới bảng tổng kết thông số độ rộng dải chuyển tiếp độ suy giảm dải chắn tối thiểu loại cửa sổ: Bảng 3.1 Các thông số độ rộng dải, độ suy giảm cửa số Tên cửa sổ Độ rộng dải chuyển tiếp Xấp xỉ Độ suy giảm dải Chính xác chắn tối thiểu Chữ nhật 4 N 1,8 N 21dB Tam giác 8 N 6,1 N 25dB Hanning 8 N 6, 2 N 44dB Hamming 8 N 6, 6 N 53dB Blackman 12 N 11 N 74dB Dạng cửa sổ phức tạp, để bù cho độ suy giảm dải chắn thấp giảm tượng Gibb phải đánh đổi lấy dải chuyển tiếp có độ rộng lớn hay cần độ dài đáp ứng xung N lớn muốn trì dải chuyển tiếp có độ rộng khơng đổi đương nhiên lọc có thiết kế phức tạp 3.2 Thiết kế lọc FIR dùng phương pháp biến đổi Fourier Như biết, đáp ứng tần số mạch lọc số tuần hoàn với chu kỳ tốc độ lấy mẫu fs, hàm tuần hồn khai triển thành chuỗi Fourier hàm số mũ phức Do vậy, trường hợp tổng quát, đáp 25 ứng tần số mong muốn mạch lọc số FIR biểu diễn dạng chuỗi Fourier: j H (e ) = h ( n )e − j n n =− Trong h(n) đáp ứng xung mạch lọc mong muốn, xác định từ: h( n) = 2 H (e j )e jn d (2.9) − H ( z ) = b0 + b1 z + + b2 N z −2 N (2.10) Nếu thay z= e j vào biểu thức (2.8) thu hàm truyền mạch lọc số là: H ( z) = h( n) z −n n =− Nhưng hàm truyền có đáp ứng xung vơ hạn Vậy để hàm truyền có đáp ứng xung hữu hạn phải tiến hành cắt bớt đáp ứng xung có độ dài vơ hạn sau nhân đáp ứng xung có chiều dài hữu hạn thu với thừa số trễ z ( N −1) để thu đáp ứng xung nhân quả: H '( z ) = z ( N −1) n = ( N −1)/2 h( n) z −n =z ( N −1) [h(0) + n =− ( N −1)/2 ( N −1)/2 h(n)( z n + z − n )] n =1 Một cách tổng quát gồm bước sau: h( n) = 2 H (e j )e jn d - Bước 1: Tính - Bước 2: Xác định H ( z ) = b0 + b1 z + + b2 N z −2 N - Bước 3: Xác định hàm truyền đạt lọc − Như thu mạch lọc nhân nhờ nhân với thừa số trễ Sự biến điệu không làm thay đổi đáp ứng biên độ mạch lọc Tuy nhiên 26 cắt xén đột ngột chuỗi Fourier gây dao động dải thông dải chặn Các dao động hội tụ chậm chuỗi Fourier điểm gián đoạn Hiệu ứng gọi tượng Gibb Các dao động Gibb giảm bớt cách nhân hệ số đáp ứng xung mong muốn với hàm cửa số thích hợp 3.3 Thiết kế lọc FIR dùng phương pháp lấy mẫu tần số Ý tưởng: Xuất phát từ biến đổi Fourier rời rạc DFT người ta quy chiếu từ đáp ứng tần số H (ei ) sang miền rời rạc k→ H(k) qua biến đổi Fourier rời rạc Xuất phát từ đáp ứng xung h(n) biến đổi Fourier rời rạc để H(k) tương ứng với hệ số biến đổi DFT Chúng ta thu H(k) = H (ei ) việc lấy mẫu tần số giá trị k cách miền tần số h( n) = N N −1 H (k ) k =0 − kn N Với n =0,1,…N-1 Bộ lọc FIR pha tuyến tính, chiều dài 2N+1 Ta có: h( n) = N 2 k (n − N ) [H + 2 H k cos( )] 2N +1 2N +1 k =1 Với n = 0,1, …, 2N K=0,1, …, 2N Tần số lấy mẫu lọc tại: k = 2 k 2N +1 Tóm lại phương pháp thiết kế thực qua bước: - - Bước 1: Cho chiều dài lọc 2N+1, xác định tần số lấy mẫu khoảng [0,π] theo biểu thức: k = 2 k H(k) tương ứng 2N +1 Bước hệ h( n) = 2: Tính N 2 k (n − N ) [H + 2 H k cos( )] 2N +1 2N +1 k =1 27 số lọc - Với n =0,1, … , N - Bước 3: Sử dụng tính đối xứng để xác định hệ số lại theo biểu thức: h(n)=h(2N-n) với n = N+1, … , 2N 28 CHƯƠNG IV: MÔ PHỎNG HỆ THỐNG TRÊN MATLAB Các bước mô hệ thống FSK matlab Tín hiệu điều chế FSK 29 - Bước 1: Nhân tín hiệu FSK sau điều chế với tín hiệu tần số f1 f2 bước điều chế ta đc tín hiệu m1 m2 Hai tần số f1 f2 Nhân tín hiệu FSK với hai tần số f1 f2 - Bước 2: Cho hai tín hiệu m1 m2 qua lọc thơng thấp (sử dụng lọc FIR) tín hiệu mm1 mm2 Cho qua lọc thông thấp FIR 30 - Bước 3: Lấy tín hiệu mm1 trừ mm2 Trừ hai tín hiệu cho nhau, biến đổi FFT - Bước 4: Cho tín hiệu vừa nhận đc qua khoảng ngưỡng để chọn đc bit Kết cuối 31 CHƯƠNG V: TRIỂN KHAI HỆ THỐNG TRÊN FPGA Kết quả: Hình 5.1 Kết mơ hệ thống Hình 5.2 Kết mô lọc FIR 32 TÀI LIỆU THAM KHẢO [1] https://en.wikipedia.org/wiki/Frequency-shift_keying [2] Kennedy, G.; Davis, B (1992) Electronic Communication Systems (4th ed.) McGraw-Hill International ISBN 978-0-07-112672-4., p 509 [3] https://reference.digilentinc.com/reference/programmable-logic/nexys3/reference-manual [4] https://www.microchip.com/wwwproducts/en/MCP4921 33 ... phải thiết kế IC thực tối ưu ứng dụng Bước quy trình thiết kế có nhiệm vụ tiếp nhận yêu cầu thiết kế xây dựng nên kiến trúc tổng quát thiết kế 3.2 Thiết kế (Design) Trong bước này, từ yêu cầu thiết. .. trình thực thiết kế, thiết kế cần được nạp vào FPGA dạng bit Quá trình nạp thiết kế vào FPGA lưu trữ nhớ tạm, tắt nguồn 12 CHƯƠNG II: TỔNG QUAN HỆ THỐNG FSK Điều chế: 1.1 Khái niệm: FSK ( Frequency... thiết kế, người thiết kế cần mô tổng thể thiết kế mặt chức để kiểm tra thiết kế có hoạt động với chức yêu cầu 3.4 Tổng hợp mạch logic (Logic Synthesis) Tổng hợp q trình tổng hợp mơ tả thiết kế