BÁO cáo CUỐI kì môn học THIẾT kế kết hợp HWSW sơ đồ tổng quan các bước thực hiện project với zedboard

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP.HỒ CHÍ MINH KHOA ĐIỆN-ĐIỆN TỬ  BÁO CÁO CUỐI KÌ Mơn học: THIẾT KẾ KẾT HỢP HW/SW GVHD: PGS.TS PHAN VĂN CA SINH VIÊN THỰC HIỆN: Nguyễn Đắc Chuyên 19119156 Nguyễn Thế Bảo 19119154 Nguyễn Anh Kiệt 19119188 HỌC KỲ: – NĂM HỌC: 2021-2022 TP HỒ CHÍ MINH – THÁNG…/NĂM … Tieu luan MỤC LỤC Tạo project RUN C Simulatuon Tổng hợp thiết kế Chạy RTL/C CoSimulation, chọn Verilog Setup IP-XACT Adapter 6 Tạo IP-XACT Adapter .10 Tạo project Vivado 12 Xuất phần cứng với dòng bit tạo sang SDK .14 Kết nối phần cứng .16 Tieu luan Sơ đồ tổng quan bước thực project với zedboard: Hình Sơ đồ bước thực project Tạo project 1.1 Tạo project Vivado HLS chọn vào Zedboard (XC7Z020CLG4841) 1.2 Vào Vivado HLS: chọn Start > All Programs > Xilinx Design Tools > Vivado 2017.4 >Vivado HLS > Vivado HLS 2017.4 Lúc Getting Started GUI xuất 1.3 Trong Getting Started GUI, chọn Create New Project để tạo project 1.4 Chọn Brown, tạo đường dẫn sau c:\xup\hls\labs\lab4 vào tạo project với tên fir.prj 1.5 Tiếp theo tạo tệp fir thêm vào file fir.c fir_coef.dat 1.6 Cuối cùng, tạo Solution Name field với tên solution1 vào chọn Zedboard cho project 1.7 Chọn file fir.c Tieu luan Hình 2.Code file fir.c Bộ lọc FIR x mẫu ngõ vào Cả hai định nghĩa kiểu liệu data_t Các hệ số tải mảng c kiểu coef_t từ tệp có tên fir_coef.dat nằm thư mục Thuật toán áp dụng giá trị tích lũy (lấy mẫu) tính biến acc kiểu acc_t 1.8 Chọn fir.h mục outline Hình Code file fir.h 1.9 Chọn fir_test.c để bắt đầu RUN C Simulationq RUN C Simulatuon Chọn Project>Run C Simulation Lúc cửa sổ console thu kết Tieu luan Hình Kết sau chạy Tổng hợp thiết kế 3.1 Chọn Solution > Run C Synthesis > Active Solution để bắt đầu tiến trình tổng hợp 3.2 Khi tổng hợp xong, thu INTERFACE Tieu luan Hình Kết Interface 3.3 Thêm PIPELINE vào vòng lặp tổng hợp lại thiết kế để xem kết tổng hợp Chạy RTL/C CoSimulation, chọn Verilog Setup IP-XACT Adapter 5.1 Thêm INTERFACE để tạo điều hợp AXI4LiteS để IP-XACT tạo bước xuất RTL 5.1.1 Mở fir.c 5.1.2 Chọn tab Directve 5.1.3 Click chuột phải vào x chọn Insert Directive 5.1.4 Trong hộp thoại Vivado HLS Directive Editor, chọn INTERFACE cách sử dụng nút mũi tên danh sách xổ xuống 5.1.5 Click nút bên cạnh mode (optional), chọn s_axilite 5.1.6 Ở dòng bundle (optional), điền fir_io click OK Tieu luan Hình 6: Chọn điều hợp AXI4LiteS đặt tên 5.1.7 Thực tương tự ngõ y Tieu luan Hình 7: Chọn điều hợp AXI4LiteS đặt tên ngõ y 5.1.8 Áp dụng INTERFACE cho module top-level fir Tieu luan Hình 8: Áp dụng bundle để gán tín hiệu điều khiển chức cho điều hợp AXI4Lite Lưu ý bước 5-1-3 đến 5-1-8 tạo đồ địa cho x, y, ap_start ap_valid, ap_done ap_idle, truy cập thơng qua phần mềm Ngồi ra, ap_start, ap_valid, tín hiệu ap_done, ap_idle tạo thành cổng riêng biệt lõi cách không áp dụng RESOURCE vơi module top-level Các cổng sau phải kết nối hệ thống xử lý sử dụng GPIO IP có sẵn Tieu luan Tạo IP-XACT Adapter 6.1 Tổng hợp lại thiết kế thị thêm vào Chạy RTL Export để tạo điều hợp IP-XACT 6.1.1 Vì thị thêm vào, nên việc tổng hợp lại thiết kế an toàn Chọn Solution>Run C Synthesis> Active Solution Kiểm tra phần Interface summary cuối Synthesis report để xem giao diện tạo 6.1.2 Khi thiết kế tổng hợp, chọn Solution> Export RTL để mở hộp thoại để IP mong muốn tạo Hình 9: Hộp thoại Export RTL 6.1.3 Click OK để tạo điều hợp IP-XACT 6.1.4 Khi trình chạy hoàn tất, mở rộng thư mục impl chế độ Explorer quan sát thư mục tạo; ip, misc, Verilog vhdl Tieu luan Hình 10: Bộ điều hợp IP-XACT tạo Mở rộng thư mục ip quan sát số tệp thư mục Một thư mục quan tâm thư mục drivers bao gồm tệp tiêu đề, c, tcl, mdd makefile Một tệp cần quan tâm tệp zip, tệp kho lưu trữ ip thêm IP Integrator design Hình 11 Thư mục drivers điều hợp 6.1.5 Đóng Vivado HLS cách chọn File> Exit Tieu luan Tạo project Vivado 7.1 Vào Vivado Tcl shell, chạy lệnh: cd c:/xup/hls/labs/lab4 source zed_audio_project_create.tcl for ZedBoard Lúc Vivado mở Block desig n Hình 12 Block design 7.2 Thêm HLS IP IP Catalog Chọn đường dẫn hình sau: Tieu luan Hình 13 Thêm HLS IP IP Catalog 7.3 Thêm vào thiết kế module với tên fir_left fir_right 7.4 Kết nối cổng ngõ vào hình sau: Hình 14 Sơ đồ kết nối 7.5 Xác minh địa xác nhận thiết kế Tạo tệp system_wrapper, thêm Xilinx Design Constraints (XDC) 7.5.1 Click vào Address Editor mở rộng process_system7_0> Data cần Tieu luan Hình 15: Bảng địa tạo 7.5.2 Chạy Design Validation (Tools > Validate Design) xác minh khơng có lỗi 7.5.3 Trong chế độ sources, nhấp chuột phải vào tệp sơ đồ khối, system.bd chọn Create HDL Wrapper để cập nhật HDL wrapper file Khi nhắc, nhấp vào OK(chọn Let Vivado manage wrapper and auto-update.) 7.5.4 Click Add Sources Flow Navigator, chọn Add or Create Constraints, click Next 7.5.5 Click Add Files, dẫn tới folder c:\xup\hls\labs\lab4, chọn zed_audio_constraints.xdc zybo_audio_constraints.xdc 7.5.6 Click Copy constraints files into project click Finish 7.5.7 Click Generate Bitstream Flow Navigator để chạy tổng hợp, triển khai quy trình tạo dịng bit 7.5.8 Nhấp vào Save, Yes OK 7.5.9 Khi q trình tạo bit hồn tất, hộp lựa chọn hiển thị với Open Implemented Design Click vào Cancel Xuất phần cứng với dòng bit tạo sang SDK Chọn File > Export > Export Hardware… Tieu luan 8.2 Chắc chắn tùy chọn Include Bitstream chọn nhấp vào OK, rời khỏi thư mục đích đến thư mục dự án cục 8.3 Chọn File > Launch SDK 8.4 Chọn OK 8.5 Tại SDK, chọn File > New > Board Support Package 8.6 Nhấp vào Finish với cài đặt mặc định (với hệ điều hành độc lập) Thao tác mở biểu mẫu Software Platform Settings hiển thị lựa chọn OS thư viện 8.7 Chọn OK để chấp nhận cài đặt mặc định, muốn tạo phần mềm standalone_bsp_0 dự án tảng mà không yêu cầu hỗ trợ thư viện bổ sung Trình tạo thư viện chạy chế độ tạo file xparameters.h đường dẫn C:\xup\hls\labs\lab4\audio\audio.sdk\standalone_bsp_0\ps7_cortexa9_0\include\ directory 8.8 Chọn File > New > Application Project 8.9 Nhập TestApp Project Name Board Support Package, chọn Use Existing (standalone_bsp phải tùy chọn nhất) 8.10 Chọn Next, chọn Empty Application chọn Finish 8.11 Nhấp TestApp project view, bấm chuột phải vào thư mục src chọn Import 8.12 Mở rộng General nhấp đúp vào File System 8.13 Dẫn đến c:\xup\hls\labs\lab4 folder nhấp OK Tieu luan 8.14 Chọn hai file zed_testapp.c zed_audio.h cho ZedBoard zybo_testapp.c zybo_audio.h cho Zybo cho nhấp Finish để thêm file vào project Kết nối phần cứng Tieu luan ... Tạo project Vivado 12 Xuất phần cứng với dòng bit tạo sang SDK .14 Kết nối phần cứng .16 Tieu luan Sơ đồ tổng quan bước thực project với zedboard: Hình Sơ đồ bước thực project. .. đầu tiến trình tổng hợp 3.2 Khi tổng hợp xong, thu INTERFACE Tieu luan Hình Kết Interface 3.3 Thêm PIPELINE vào vòng lặp tổng hợp lại thiết kế để xem kết tổng hợp Chạy RTL/C CoSimulation, chọn... Simulatuon Chọn Project> Run C Simulation Lúc cửa sổ console thu kết Tieu luan Hình Kết sau chạy Tổng hợp thiết kế 3.1 Chọn Solution > Run C Synthesis > Active Solution để bắt đầu tiến trình tổng hợp 3.2