33_0709

Hội nghị Quốc gia lần thứ 23 Điện tử, Truyền thông Công nghệ Thông tin (REV-ECIT2020) Xây dựng chương trình thiết kế vi mạch số P&R tự động công suất thấp Trần Ngọc Châu, Thái Hồng Hải, Lê Châu Bảo Ngọc, Mã Khải Minh, Đậu Minh Đức, Lê Đức Hùng Phịng thí nghiệm DESLAB, Khoa Điện tử - Viễn Thông, Trường Đại học Khoa học Tự nhiên – Đại học Quốc gia TP.HCM Email: ldhung@hcmus.edu.vn Abstract— Trong báo này, nhóm tác giả thực phương pháp kỹ thuật thiết kế vi mạch số công suất thấp clock gating, multi-threshold, multi-voltage để tối ưu hóa cơng suất vi mạch số, cụ thể CPU 16-bit để đạt công suất thấp dùng công nghệ CMOS 90nm Các phương pháp đánh giá so sánh để giúp người thiết kế lựa chọn kỹ thuật tối ưu phù hợp với thiết kế vi mạch số công suất thấp mà không thay đổi chức logic Hình cho thấy cách hoạt động Clock gating đặc biệt hữu ích cho ghi cần trì giá trị logic giống qua nhiều chu kỳ clock Tắt clock để loại bỏ hoạt động chuyển đổi không cần thiết ngược lại xảy tải lại (reload) ghi chu kỳ clock Những thách thức clock gating tìm nơi tốt để sử dụng tạo logic để tắt mở clock vào thời điểm thích hợp Keywords- vi mạch số, cơng suất thấp, clock gating, multithreshold, multi-voltage I GIỚI THIỆU Công nghệ vi mạch phát triển mạnh mẽ, kích thước transistor ngày thu nhỏ Cùng với số lượng ứng dụng ngày đa dạng hơn, nhu cầu thiết kế mạch tích hợp ngày tăng cao, dẫn đến yêu cầu thời gian thiết kế cần rút ngắn cần có quy trình thiết kế Backend hồn thiện, hạn chế tối đa lỗi xảy q trình thiết kế Bên cạnh đó, lượng vấn đề quan tâm nhiều nay, thiết kế tốt cần đảm bảo lượng lượng tiêu hao thấp nhất, thiết kế cơng suất thấp điều cần đảm bảo quy trình thiết kế Mục tiêu chúng tơi nghiên cứu tìm hiểu quy trình kĩ thuật thiết kế vi mạch số công suất thấp, tự thiết kế script chạy Place & Route (P&R) tự động, áp dụng vào thiết kế thực tế, sử dụng công cụ thiết kế tự động hãng Synopsys như: Design Compiler IC Compiler Phần lại báo tổ chức sau: phần II, mô tả phương pháp thiết kế công suất thấp Trong phần III, chúng tơi trình bày quy trình thiết kế P&R công suất thấp Phần IV cung cấp kết thực phân tích lý thuyết Cuối cùng, chúng tơi kết luận báo phần V II Hình Ví dụ clock gating Clock gating kỹ thuật tiết kiệm lượng sử dụng nhiều năm Các công cụ tổng hợp Power Compiler phát đường liệu thơng lượng thấp clock gating sử dụng với lợi ích lớn nhất, tự động chèn cells clock gating đường clock địa điểm thích hợp Clock gating tương đối đơn giản để thực u cầu thay đổi netlist II.2 Multi-threshold Khi kích thước hình học CMOS bị thu hẹp 90nm trở xuống, sử dụng thư viện có nhiều VT (multi-threshold) trở thành cách phổ biến để giảm công suất rỉ Nhiều thư viện ngày cung cấp hai ba phiên cells: ngưỡng thấp (Low VT), ngưỡng chuẩn (Normal VT), ngưỡng cao (High VT) Các cơng cụ thực tận dụng thư viện để tối ưu hóa timing cơng suất đồng thời Thư viện cung cấp hai nhiều cells khác để thực chức logic ứng với sử dụng ngưỡng điện áp khác Một cell có điện CÁC PHƯƠNG PHÁP THIẾT KẾ CƠNG SUẤT THẤP Phần mơ tả số phương pháp tiếp cận để thiết kế đạt công suất thấp [1-2] II.1 Clock gating Clock gating phương pháp giảm cơng suất động, tín hiệu clock tắt khơng cần thiết lựa chọn băng ghi thời gian giá trị logic lưu trữ không thay đổi Các công cụ thiết kế đại hỗ trợ tự động clock gating: ta xác định mạch nơi clock gating chèn ISBN: 978-604-80-5076-4 157 Hội nghị Quốc gia lần thứ 23 Điện tử, Truyền thông Công nghệ Thông tin (REV-ECIT2020) ngưỡng thấp có tốc độ cao hơn, dịng rị rỉ ngưỡng cao Một cell có điện ngưỡng cao có dịng rị rỉ thấp, tốc độ chậm Cơng cụ tổng hợp chọn kiểu thích hợp cell để sử dụng dựa cân tốc độ công suất Ví dụ, sử dụng cell ngưỡng thấp để có tốc độ cao đường quan trọng timing (critical paths) cell ngưỡng cao nơi khác để có cơng suất rị rỉ thấp II.3 Multi-voltage Các phận khác chip có yêu cầu tốc độ khác Ví dụ, khối CPU RAM cần phải nhanh so với khối ngoại vi Như đề cập trên, điện áp cung cấp giảm cơng suất tiêu thụ giảm làm giảm tốc độ Để có tốc độ tối đa công suất thấp lúc, CPU RAM hoạt động với nguồn điện áp cung cấp cao khối ngoại vi hoạt động với điện áp thấp hơn, thể Hình Do đó, thành phần hệ thống hoạt động điện áp thích hợp để thỏa tốc độ công suất hệ thống Phương pháp tiết kiệm đáng kể cơng suất II.4 Power Gating Để giảm tổng cơng suất rị rỉ chip, cần thêm chế để tắt khối thời gian không hoạt động Kỹ thuật gọi Power gating [3] Ví dụ, chip điện thoại di động, khối thực xử lý giọng nói tắt điện thoại chế độ chờ Khi mà người dùng thực gọi nhận gọi, khối xử lý giọng nói phải "thức tỉnh" từ trạng thái tắt nguồn Power gating có thách thức bao gồm cần thiết điều khiển điện (power controller), mạng chuyển mạch điện (power-switch network), ghi cô lập điện lưu trữ logic (Isolation and retention registers) Bộ điều khiển điện (power controller) khối logic xác định thời điểm tắt nguồn bật nguồn khối cụ thể Cần xác định khoảng thời gian cho việc tắt nguồn bật nguồn thích hợp lên khối với độ xác cao Khi chuyển bật (On), tạo kết nối nguồn điện với đến cổng logic khối Khi chuyển tắt (Off), nguồn điện bị ngắt kết nối khỏi cổng logic khối Transistor điện ngưỡng cao từ công nghệ CMOS nhiều ngưỡng (MTCMOS) sử dụng cho thành phần chuyển mạch điện (power switch) chúng giảm dịng rị rỉ tốc độ chuyển đổi chúng không quan trọng PMOS header switches đặt VDD chân Gated VDD cho khối logic NMOS footer switches đặt VSS Gated VSS khối logic, thể Hình Hình Thiết kế chip đa điện Cung cấp hai nhiều điện áp cung cấp chip tăng độ phức tạp cho thiết kế - không làm chip phải thêm chân IO để cung cấp power rail khác nhau, mà cần lưới điện (power grid) phức tạp phân phối nguồn điện áp riêng cho khối thích hợp dịch mức điện áp (level shifters) tín hiệu truyền khối Trường hợp tín hiệu logic rời khỏi miền điện vào miền điện khác, điện áp hai miền điện khác biệt đáng kể, cell level-shifter cần thiết để tạo tín hiệu với biên độ điện (voltage swing) thích hợp Trong ví dụ thể Hình 3, level shifer cell chuyển đổi tín hiệu với swing 1,8V đến tín hiệu với swing 1,0V Một level shifter đòi hỏi hai nguồn cung cấp điện phù hợp với điện áp cung cấp đầu vào đầu Hình Transistor chuyển trạng thái điện III Quy trình xây dựng với ngơn ngữ lập trình dùng thiết kế vi mạch là: Makefile: dùng để điều khiển, biên dịch liên kết chương trình Tcl: Nó thiết kế với mục tiêu đơn giản hiệu quả, Tcl sử dụng công cụ thiết kế vi mạch tự động Perl: Cung cấp chế xử lý văn mạnh mẽ phổ biến Unix/Linux Hình Level shifter cell ISBN: 978-604-80-5076-4 XÂY DỰNG QUY TRÌNH THIẾT KẾ P&R CÔNG SUẤT THẤP 158 Hội nghị Quốc gia lần thứ 23 Điện tử, Truyền thông Công nghệ Thông tin (REV-ECIT2020) Quy trình P&R vi mạch số cơng suất thấp đề xuất phát triển gồm phần: tổng hợp mạch (Synthesis) ứng với Hình dây (Place & Route) ứng với Hình /pt: Bên thư mục nơi ta thực phân tích thời gian tĩnh công suất thiết kế /template: Trong thư mục chứa tập tin mẫu làm ví dụ Hình Tổng quan thư mục quy trình Như Hình Hình ta thấy thư mục tạo phân cấp trình tổng hợp mạch Place & Route Hình Quy trình tổng hợp mạch cơng suất thấp Hình Tổng quan thư mục tổng hợp mạch Hình Quy trình P&R mạch công suất thấp Trên thực tế, trình thiết kế việc quy trình xuất kết báo cáo xảy thường xuyên liên tục khó quản lý theo dõi Để giải vấn đề trên, ta cần xây dựng hệ thống thư mục để giúp ta dễ dàng quản lý nơi liệu chứa nơi báo cáo tạo ra, nhằm tạo thuận tiện cho việc truy xuất liệu sau Như Hình 7, ta thấy thư mục tạo phân cấp bao gồm: /risc: Đây mục chứa bước làm việc quy trình /design: Bên thư mục chứa liệu đầu vào thiết kế /synthesis: Bên thư mục chứa tập tin thực bước Synthesis module thiết kế /icc: Bên thư mục nơi thực P&R (Place & Route) module ISBN: 978-604-80-5076-4 Hình Tổng quan thư mục Place & Route III.1 Quy trình Synthesis - Ở script dùng để thực tổng hợp mạch mục synthesis Hình 8: Risc/synthesis/Makefile: Tập tin có mục tiêu (target) để thực như: xóa file, tổng hợp với tùy chọn có khơng có phương pháp cơng suất thấp đồng thời xuất tập tin floorplan, cấu trúc lưới điện (.strap) pin cho bước backend, lưu lại script Risc/template/synthesis/TEMPLATE_tcl: tập tin mẫu dùng để tổng hợp mạch khơng có phương pháp cơng suất thấp 159 Hội nghị Quốc gia lần thứ 23 Điện tử, Truyền thông Công nghệ Thông tin (REV-ECIT2020) Risc/template/synthesis/TEMPLATE_upf_tcl: tập tin mẫu dùng để tổng hợp mạch với tùy chọn phương pháp công suất thấp với tập lệnh UPF hỗ trợ kỹ thuật công suất thấp Synopsys [4-6] Risc/design/rtl/: Thư mục chứa tập tin Verilog thiết kế Risc/design/synthesis: Thư mục chứa tập tin ràng buộc thiết kế (.sdc), định nghĩa miền điện (.upf), định nghĩa điện cung cấp cho thiết kế (.tcl), ràng buộc chân IO cho thiết kế (.pin), đếm cell thiết kế (.tcl) - Tổng hợp mạch với lựa chọn phương pháp công suất thấp, mục tiêu (target) có ký hiệu % thay tên thiết kế: tcl_upf/%.tcl: mục tiêu dùng tạo tập tin (.tcl) chứa lệnh cho trình tổng hợp mạch với lựa chọn phương pháp công suất thấp cách cung cấp tập tin mẫu (TEMPLATE_upf.tcl) kết hợp với sed để thay biến TEMPLATE_upf.tcl %_upf_net.v: mục tiêu phụ thuộc vào mục tiêu tcl_upf/%.tcl dùng để tổng hợp mạch cách cung cấp tập tin verilog (.v) tập tin ràng buộc (.sdc) %_syn_upf.fp: mục tiêu phụ thuộc vào mục tiêu %_net.v dùng để tạo floorplan, cấu trúc lưới điện (.strap) cách cung cấp tập tin createfpicc.pl, tập tin diện tích mạch sau tổng hợp, biến -fill, arealog %_pin.tcl: mục tiêu để tạo tập tin định nghĩa chân thiết kế dùng cho quy trình P&R - Sau chạy Makefile lệnh make clean, ta thực lệnh sau: make TenThietKe_syn_upf.fp opt=clkgating|mvt|mvd|all - Lệnh tổng hợp mạch dựa quy trình thể Hình 5, với lựa chọn phương pháp như: clkgating (clock gating), mvt (multi-threshold), mvd (multi-voltage), all (kết hợp phương pháp trên) xuất tập tin như: netlist, sdc, sdf, ddc, upf Sau tổng hợp xong đồng thời tạo tập tin floorplan (.fp), cấu trúc lưới điện (.strap) Tất tập tin sau thực lưu thư mục ứng với phương pháp /output/output_“opt” Thư mục /report/report_“opt” chứa tập tin diện tích, timing, cơng suất, chất lượng thiết kế (qor), cell thiết kế, miền điện thế, level shifter, III.2 Quy trình P&R với phương pháp cơng suất thấp: - Script Makefile thư mục icc Hình thực quy trình P&R dựa quy trình thể Hình Đây script dùng để thực P&R mục icc Hình 9: Risc/icc/Makefile: Tập tin có mục tiêu (target) để thực như: xóa file, thực P&R với ISBN: 978-604-80-5076-4 - - tùy chọn có khơng có phương pháp cơng suất thấp Risc/template/icc/TEMPLATE_tcl: tập tin mẫu dùng để thực P&R mà khơng có phương pháp cơng suất thấp Risc/template/icc/TEMPLATE_upf_tcl: tập tin mẫu dùng để thực P&R với tùy chọn phương pháp công suất thấp Risc/synthesis/output/output_“opt”: Thư mục chứa tập tin đầu vào cho quy trình P&R thiết kế TenThietKe/design/icc: thư mục chứa tập tin mẫu như: tạo khu vực điện thế, tạo lưới điện rail cho cell chuẩn, thiết lập đặc tính thư viện Những tập tin chỉnh sửa để phù hợp với thiết kế Sau bước trình thực P&R với phương pháp công suất thấp, mục tiêu (target) có ký hiệu % thay tên thiết kế: tcl_upf/%.tcl: mục tiêu dùng để tạo tập tin (.tcl) chứa lệnh cho trình thực PNR công suất thấp cách cung cấp tập tin mẫu (TEMPLATE_upf) kết hợp với sed để thay biến TEMPLATE_upf %_upf.str: mục tiêu phụ thuộc vào mục tiêu tcl_upf/%.tcl dùng để thực P&R công suất thấp Sau chạy Makefile lệnh make clean, ta thực lệnh sau: make TenThietKe_upf.str: Lệnh thực quy trình P&R thể Hình với tập tin đầu vào thư mục: TenThietKe/synthesis/output/output_normal tập tin mẫu TenThietKe/design/icc IV KẾT QUẢ Phương pháp thiết kế công suất thấp áp dụng với thiết kế CPU 16-bit theo kiến trúc RISC DSP 16-bit dấu chấm cố định, thực công nghệ 90nm, điều kiện hoạt động worst, tần số hoạt động: 200MHz Hình 10 kết sau chạy script tổng hợp mạch: Hình 10 Kết sau tổng hợp mạch CPU 16-bit 160 Hội nghị Quốc gia lần thứ 23 Điện tử, Truyền thông Công nghệ Thông tin (REV-ECIT2020) Bảng thể kết so sánh đạt sau thực tổng hợp mạch điện với phương pháp thông thường (phương pháp chưa áp dụng phương pháp công suất thấp), phương pháp công suất thấp clock gating, đa ngưỡng (multi-threshold), đa nguồn cung cấp (multi-voltage), kết hợp phương pháp công suất thấp Tiếp theo việc tổng hợp mạch công suất thấp DSP 16bit thực công nghệ 90nm Kết Bảng cho thấy công suất mạch DSP 16-bit giảm với việc kết hợp phương pháp kỹ thuật công suất thấp, cụ thể giảm 36,67% tần số 100MHz so với quy trình thông thường chưa áp dụng phương pháp công suất thấp Sau thực tổng hợp mạch, quy trình thiết kế backend tiếp tục thực với bước P&R cơng suất thấp Hình 12 Hình 13 thể kết sau chạy P&R: Bảng So sánh kết CPU 16-bit sau tổng hợp phương pháp công suất thấp tần số 200MHz Phương pháp tổng hợp Thông thường clock gating multi-voltage multi-threshold Kết hợp Diện tích(µm2) 19.300 16.001 20.178 19.259 18.680 Slack(ps) Cơng suất(µW) 1,88 1,25 1,53 0,01 229,016 (100%) 93,506 (59,18%) 150,894 (34,12%) 177,703 (22,41%) 124,794 (45,51%) Hình 11 So sánh kết cơng suất sau tổng hợp Hình 12 Kết Clock Tree Synthesis CPU 16-bit Theo kết Bảng Hình 11, cách áp dụng phương pháp kỹ thuật công suất thấp tần số 200MHz, công suất mạch giảm rõ rệt, với phương pháp clock gating giảm 59,18%; với phương pháp multi-voltage giảm 34,12%; với phương pháp multi-threshold giảm 22,41%; với việc kết hợp phương pháp giảm 45,51% so với phương pháp thông thường Riêng phương pháp power gating thực không giảm nhiều công suất (kết đạt 229,203 W) thư viện công nghệ chưa hỗ trợ nên không đưa vào kết Bảng Bảng So sánh kết DSP 16-bit sau tổng hợp phương pháp công suất thấp tần số 100MHz Phương pháp Diện tổng hợp tích(µm2) Thơng thường 36.947 (*) clock gating 29.764 multi-threshold 36.906 multi-voltage 36.462 Kết hợp 31735 (*) : F = 83MHz Slack(ps) Cơng suất(µW) 6,61 8,56 5,56 5,37 1.67 259,226 (100%) 144,678 (44,19%) 209,671 (19,89%) 207,496 (20%) 146.547 (36.67%) ISBN: 978-604-80-5076-4 Hình 13 Kết sau placement CPU 16-bit 161 Hội nghị Quốc gia lần thứ 23 Điện tử, Truyền thông Công nghệ Thông tin (REV-ECIT2020) clock gating, power gating, multi-threshold, multi-voltage, kết hợp tất phương pháp công suất thấp CPU 16-bit DSP 16-bit Kết cho thấy công suất sau thực P&R với kỹ thuật công suất thấp giúp giảm 30,76% so với kỹ thuật thông thường với mạch CPU 16-bit giảm 39,3% với mạch DSP 16-bit Hình 15 So sánh kết cơng suất sau P&R dùng phương pháp thông thường công suất thấp CPU 16-bit DSP 16-bit Hình 14 Layout mạch sau đặt filler cell chạy routing CPU 16-bit V Bảng So sánh kết P&R CPU 16-bit phương pháp thông thường kết hợp phương pháp thiết kế công suất thấp Phương pháp P&R Thơng thường Diện tích(µm2) Setup slack(ns) Hold slack(ns) 31.610 1,98 Kết hợp 34.196 0,01 Nhóm tác giả nghiên cứu tự xây dựng script tự động thực thi trình tổng hợp mạch P&R vi mạch số công suất thấp công nghệ CMOS 90nm Việc tự phát triển script giúp cho nhà thiết kế vi mạch Việt Nam làm chủ quy trình thiết kế, tránh phụ thuộc hãng nước Với việc tự xây dựng quy trình quy trình thiết kế vi mạch số cơng suất thấp thực phương pháp công suất thấp clock gating, power gating, multi-threshold, multi-voltage, nhận thấy cách áp dụng phương pháp công suất thấp dù riêng rẽ hay kết hợp cho công suất tiêu thụ giảm đáng kể so với việc thiết kế thơng thường Cơng suất(µW) 503 (100%) 367 (30,76%) Bảng So sánh kết P&R DSP 16-bit phương pháp thông thường kết hợp phương pháp thiết kế công suất thấp Phương pháp P&R Thơng thường Diện tích(µm2) Setup slack(ns) Hold slack(ns) 59.045 6,08 Kết hợp 49.725 1,41 TÀI LIỆU THAM KHẢO [1] Cơng suất(µW) 470,6 (100%) 286 (39,3%) [2] [3] [4] [5] Bảng 3, Bảng Hình 15 thể kết thực P&R quy trình khơng có phương pháp cơng suất thấp (quy trình thơng thường) phương pháp công suất thấp ISBN: 978-604-80-5076-4 KẾT LUẬN [6] 162 Rakesh Chadha, J.Bhasker, “An ASIC Low Power Primer Analysis, Techniques and Specification”, Springer, pp 139-146, 2013 Michael Keating, David Flynn, Robert Aitken, Alan Gibbons, Kaijian Shi, “Low Power Methodology Manual for System-on-Chip Design”, Springer, pp 13-22, 2007 Luís Miguel Granja Gomes, “Power reduction of a CMOS high-speed interface using power gating”, Luís Gomes, pp 23-35, Jun 2013 Petri Solanti, “Low Power System-on-Chip Design”, Synopsys, pp 2265, Jan 2009 “Low-Power Flow User Guide”, Synopsys, Version D-2010.03, pp 4667, March 2010 Archana Varanasi, “Course Grained Low Power Design Flow Using UPF”, pp 39-42, Jan 2009