Thiết kế bộ phát mã walsh cho hệ đo kênh MIMO dùng công nghệ FPGA

Khoa Điện tử Viễn thông ĐHCN - ĐHQGHN M ĐẦU Kĩ thuật MIMO xuất sớm từ năm 70 A.R Kaye D.A George đề năm 1970 W van Etten năm 1975, 1976 Trong q trình phát triển, kĩ thuật khơng ngừng cải tiến Ở Việt Nam, điều kiện kỹ thuật cơng nghệ cịn xa với giới nên việc nghiên cứu gặp nhiều khó khăn, đặc biệt trình xây dựng test hệ MIMO Tuy nhiên, vài năm trở lại Việt Nam bắt đầu tiếp cận với công nghệ Đó cơng nghệ FPGA Với cơng nghệ việc xây dựng test hệ MIMO khơng xa vời Với kiến thức sinh viên năm cuối khoa điện tử - viễn thông em định nhận đề tài khóa luận liên quan đến FPGA với tên gọi “Thiết kế phát mã Walsh cho hệ đo kênh MIMO dùng công nghệ FPGA” với mục đích bước xây dựng hệ MIMO truyền thơng vơ tuyến Nội dung khóa luận gồm có chương: Chương 1: GIỚI THIỆU VỀ MIMO FPGA Trong chương em vào giới thiệu hệ MIMO nét FPGA khái niệm cấu trúc FPGA Chương 2: NGÔN NGỮ VÀ MƠI TRƯỜNG LẬP TRÌNH CHO FPGA: giới thiệu khái qt ngơn ngữ lập trình VHDL, Verilog mơi trường lập trình cho FPGA hãng Xilinx ISE Chương 3: CÁC ĐẶC ĐIỂM CƠ BẢN CỦA KIT VIRTEX VÀ CÁC PHẦN MỀM BỔ TRỢ giới thiệu kit FPGA Virtex Xilinx công cụ sử dụng trình nghiên cứu, thực đề tài phần mềm bổ trợ MATLAB, FUSE, cơng cụ System Generator Chương 4: THỰC HIỆN MƠ HÌNH THIẾT KẾ VỚI KIT VIRTEX Chương đưa cách thực sơ đồ thiết kế cụ thể MATLAB cơng cụ sẵn có cung cấp Xilinx Cuối kết thu qua mô kết quan sát giao động ký lối thiết kế Khóa luận tốt nghiệp Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa §iƯn tử Viễn thông ĐHCN - ĐHQGHN CHNG 1: GII THIỆU VỀ KĨ THUẬT MIMO VÀ FPGA 1.1 Giới thiệu MIMO 1.1.1 Khái niệm Kỹ thuật MIMO (MIMO technique) lĩnh vực truyền thông kỹ thuật sử dụng nhiều anten phát nhiều anten thu để truyền liệu Kỹ thuật MIMO tận dụng phân tập (không gian, thời gian, mã hóa ) nhằm nâng cao chất lượng tín hiệu, tốc độ liệu (khác với khái niệm beam forming smart aray antenna nhằm nâng cao độ lợi thu, phát theo không gian ) Tuy vậy, hạn chế kỹ thuật MIMO chi phí cho thiết bị cao giải thuật xử lý tín hiệu phức tạp Kỹ thuật MIMO ngày ứng dụng rộng rãi: MIMO-Wifi, MIMO-UMTS nhờ tính tối ưu việc sử dụng hiệu băng thông, tốc dộ liệu cao, robust với kênh truyền fading Kỹ thuật MIMO tương đối đa dạng phức tạp S1 S/P S3 … … S4,S3,S2,S1 (Các ký hiệu truyền) S2 S4 Hình 1: Mơ hình hệ MIMO 4x4 1.1.2 Lịch sử phát triển Kĩ thuật MIMO với ưu điểm đầy đủ xuất cách không lâu, khái niệm sơ khai hệ MIMO xuất sớm từ năm 70 A.R Kaye D.A George đề năm 1970, W van Etten năm 1975, 1976 Giữa thập niên tám mươi, Jack Winters Jack Salz làm việc Bell Labs đưa ứng dụng dùng kĩ thuật tạo búp sóng - sử dụng hệ MIMO sau Năm 1993, Arogyaswami Paulraj Thomas Kailath đề xuất khái niệm hợp kênh không gian sử dụng hệ MIMO Năm 1996, Greg Raleigh Gerard J.Foschini đưa phương pháp sử dụng kĩ thuật MIMO dựa việc biểu diễn dung hàm phụ thuộc vào số anten thu phát Khóa luận tốt nghiệp Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa §iƯn tử Viễn thông ĐHCN - ĐHQGHN Nm 1998, ln lịch sử Bell Labs chứng minh thí nghiệm mơ hình hợp kênh khơng gian (SM) Năm 2001, sản phẩm thương mại sử dụng công nghệ MIMO – OFDMA đưa thị trường hiệp hội Iospan Wireless Inc Sản phẩm hỗ trợ mã phân tập hợp kênh không gian Năm 2006, số công ty viễn thông lớn (Beceem Communicatios, Samsung, Runcom Technology …) tập trung phát triển kĩ thuật MIMO – OFDMA làm giải pháp cho chuẩn di động băng rộng WIMAX IEEE 802.16e Cũng năm 2006 số công ty (Broadcom, Intel …) phát triển kĩ thuật MIMO – OFDM chuẩn bị cho kĩ thuật WiFi theo chuẩn IEEE 802.11n Trong tương lai kĩ thuật MIMO quan trọng hệ 4G, nhiều nhà nghiên cứu quan tâm phát triển 1.1.3 Phân loại MIMO chia thành mảng chính: Mã trước (Precoding), hợp kênh không gian – SM, mã phân tập Mã trước cách tạo búp sóng nhiều lớp Trong cách tạo búp sóng đơn lớp anten phát phát tín hiệu giống với trọng số pha thích hợp để cực đại cơng suất đầu thu Kết tà tạo búp sóng làm tăng hệ số công suất thông qua cấu trúc tổng hợp, làm giảm hiệu ứng fading đa đường Nếu mơi trường khơng có tán xạ cách tạo búp sóng có hiệu Nhưng thật khơng may hệ thống thực tế không Khi sử dụng nhiều anten nhận bên phát khơng thể tạo búp sóng để cực đại tín hiệu tất anten nhận Khi mã trước cần sử dụng Trong kĩ thuật này, nhiều luồng tín hiệu độc lập phát đồng thời từ anten phát với trọng số thích hợp cho thông lượng thu cực đại Mã trước yêu cầu bên phát phải biết thông tin trạng thái kênh (CSI) Hợp kênh khơng gian: u cầu cấu hình anten phù hợp Trong hợp kênh khơng gian, tín hiệu tốc độ cao chia thành nhiều luồng tốc độ thấp hơn, luồng phát anten khác băng tần Nếu luồng tín hiệu đến thu có khác biệt kí hiệu khơng gian thích hợp thu tách biệt luồng này, tạo thành kênh song song Hợp kênh không gian hữu hiệu làm tăng dung đáng kể trường hợp tỉ số SNR cao Số luồng không gian cực đại nhỏ số anten nhở bên phát bên thu Hợp kênh không gian không yêu cầu bên phát phải biết kênh Mã phân tập kĩ thuật bên phát thông tin trạng thái kênh Không kĩ thuật SM, mã phân tập phát luồng tín hiệu mã hố theo kĩ thuật gọi mã không – thời gian Các anten phát tín hiệu mã hố trực giao Kĩ thuật phân tập khai thác tính độc lập fading hệ nhiều anten để nâng cao phân tập tín hiệu Vì bên phát khơng biết kênh nên mã phân tập khơng tạo búp sóng Trong thực tế người ta kết hợp kĩ thuật hợp kênh khơng gian với mã trước bên phát biết trạng thái kênh, kết hợp với mã phân tập trường hợp ngc li Khóa luận tốt nghiệp Đào Văn Quân – K49§B LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa Điện tử Viễn thông ĐHCN - ĐHQGHN 1.1.4 Ứng dụng MIMO Lợi ích hệ MIMO tăng đáng kể tốc độ liệu độ tin cậy kênh truyền Kĩ thuật hợp kênh không gian đòi hỏi độ phức tạp thu, thường kết hợp với kĩ thuật hợp kênh phân chia theo tần số trực giao (OFDM), OFDMA Chuẩn IEEE 802.16e kết hợp chặt chẽ với kĩ thuật MIMO – OFDMA chuẩn IEEE 802.11n sử dụng MIMO – OFDM Hệ MIMO sử dụng chuẩn di động 3GPP 3GPP2 phát triển kĩ thuật truyền thông MIMO nâng cao kĩ thuật xuyên lớp, kĩ thuật nhiều người dùng ad – hoc MIMO Xuyên lớp MIMO giải vấn đề xuyên lớp xảy hệ thống MIMO, làm tăng hiệu sử dụng kênh Kĩ thuật xuyên lớp làm tăng hiệu sử dụng kênh SISO Các kĩ thuật xuyên lớp thường gặp điều chế mã hố thích nghi (AMC), liên kết thích nghi MIMO nhiều người dùng khai thác giao thoa công suất nhiều người sử dụng tài nguyên không gian cho kĩ thuật xử lý phát tiên tiến, chế độ người dùng, hệ MIMO sử dụng nhiều anten Ví dụ cho xử lý phát tiên tiến hệ MIMO nhiều người dùng giao thoa liên quan đến mã trước Ad – hoc MIMO kĩ thuật hữu dụng cho mạng tế bào tương lai, tập trung vào mạng vơ tuyến mắt cáo hay mạng vô tuyến ad – hoc Trong mạng ad – hoc nhiều nút phát liên lạc với nhiều nút thu Để tối ưu dung kênh Ad – hoc, khái niệm kĩ thuật MIMO áp dụng cho liên kết cụm nút thu phát Không giống với hệ anten hệ MIMO người dùng, nút đặt hạng phân bố Để đạt dung mạng cần quản lý phân bố tài ngun sóng vơ tuyến hiệu hoạt động đồng thời nút khái niệm mã trang nhiễm bẩn Tóm lại, hệ MIMO với kĩ thuật phân tập, mã trước nhiều người dùng làm tăng đáng kể tốc độ liệu độ tin cậy kênh truyền, quan tâm nghiên cứu phát triển hứa hẹn đêm lại cho nhiều lợi ích truyền thông vô tuyến 1.2 Giới thiệu FPGA 1.2.1 Khái niệm Field-programmable gate array (FPGA) vi mạch dùng cấu trúc mảng phần tử logic mà người dùng lập trình (Chữ field muốn đến khả tái lập trình “bên ngồi” người sử dụng, không phụ thuộc vào dây chuyền sản xuất phức tạp nhà máy bán dẫn) Vi mạch FPGA cấu thành từ phận (hình 2):  Các khối logic lập trình (logic block)  Hệ thống mạch liên kết lập trình  Khối vào/ra (I/O Pads)  Phần tử thiết kế sẵn khác DSP slice, RAM, ROM, nhân vi xử lý Khóa luận tốt nghiệp Đào Văn Quân – K49§B LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa Điện tử Viễn thông ĐHCN - ĐHQGHN Hỡnh 2: Cấu trúc FPGA FPGA xem loại vi mạch bán dẫn chuyên dụng ASIC, so sánh FPGA với ASIC đặc chế hoàn toàn hay ASIC thiết kế thư viện logic FPGA khơng đạt đựợc mức độ tối ưu loại này, hạn chế khả thực tác vụ đặc biệt phức tạp, FPGA ưu việt chỗ tái cấu trúc lại sử dụng, công đoạn thiết kế đơn giản chi phí giảm, rút ngắn thời gian đưa sản phẩm vào sử dụng Còn so sánh với dạng vi mạch bán dẫn lập trình dùng cấu trúc mảng phần tử logic PLA, PAL, CPLD FPGA ưu việt điểm: tác vụ tái lập trình FPGA thực đơn giản hơn; khả lập trình linh động hơn; khác biệt quan trọng kiến trúc FPGA cho phép có khả chứa khối lượng lớn cổng logic (logic gate), so với vi mạch bán dẫn lập trình có trước Thiết kế hay lập trình cho FPGA thực chủ yếu ngôn ngữ mô tả phần cứng HDL VHDL, Verilog, AHDL, hãng sản xuất FPGA lớn Xilinx, Altera thường cung cấp gói phần mềm thiết bị phụ trợ cho q trình thiết kế, có số hãng thứ ba cung cấp gói phần mềm kiểu Synopsys, Synplify Các gói phần mềm có khả thực tất bước tồn quy trình thiết kế IC chuẩn với đầu vào mã thiết kế HDL (còn gọi mã RTL) FPGA thiết kế Ross Freeman, người sáng lập công ty Xilinx vào năm 1984, kiến trúc FPGA cho phép tính hợp số lượng tương đối lớn phần tử bán dẫn vào vi mạch so với kiến trúc trước CPLD FPGA có khả chứa tới từ 100.000 đến hàng vài tỷ cổng logic, CPLD chứa từ 10.000 đến 100.000 cổng logic; số PAL, PLA thấp đạt vài nghìn đến 10.000 CPLD cấu trúc từ số lượng định khối SPLD (Simple programable devices, thuật ngữ chung chung PAL, PLA) SPLD thường mảng logic AND/OR lập trình có kích thước xác định chứa số lượng hạn chế phần tử nhớ đồng (clocked register) Cấu trúc hạn chế khả thực Khãa luËn tốt nghiệp Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa §iƯn tư – Viễn thông ĐHCN - ĐHQGHN nhng hm phc v thông thường hiệu suất làm việc vi mạch phụ thuộc vào cấu trúc cụ thể vi mạch vào yêu cầu toán Kiến trúc FPGA kiến trúc mảng khối logic, khối logic, nhỏ nhiều đem so sánh với khối SPLD, ưu điểm giúp FPGA chứa nhiều phần tử logic phát huy tối đa khả lập trình phần tử logic hệ thống mạch kết nối, để đạt mục đích kiến trúc FPGA phức tạp nhiều so với CPLD Một điểm khác biệt với CPLD FPGA đại tích hợp nhiều logic số học sơ tối ưu hóa, hỗ trợ RAM, ROM, tốc độ cao, hay nhân cộng (multication and accumulation, MAC), thuật ngữ tiếng Anh DSP slice dùng cho ứng dụng xử lý tín hiệu số DSP Ngoài khả tái cấu trúc vi mạch tồn cục, số FPGA đại cịn hộ trợ tái cấu trúc cục bộ, tức khả tái cấu trúc phận riêng lẻ đảm bảo hoạt động bình thường cho phận khác 1.2.2 Ứng dụng Ứng dụng FPGA bao gồm: xử lý tín hiệu số DSP, hệ thống hàng khơng, vũ trụ, quốc phịng, tiền thiết kế mẫu ASIC (ASIC prototyping), hệ thống điều khiển trực quan, phân tích nhận dạng ảnh, nhận dạng tiếng nói, mật mã học, mơ hình phần cứng máy tính Do tính linh động cao q trình thiết kế cho phép FPGA giải lớp toán phức tạp mà trước thực nhờ phần mềm máy tính, ngồi nhờ mật độ cổng logic lớn FPGA ứng dụng cho tốn địi hỏi khối lượng tính tốn lớn dùng hệ thống làm việc theo thời gian thực Khối logic Phần tử FPGA khối logic (logic blocks) Khối logic cấu thành từ LUT phần tử nhớ đồng flip-flop, LUT (Look up table) khối logic thực hàm logic từ đầu vào, kết hàm tùy vào mục đích mà gửi ngồi khối logic trực tiếp hay thông qua phần tử nhớ flip-flop Input Look Up Table (LUT) Flip Flop Hình 3: Khối logic FPGA Trong tài liệu hướng dẫn dòng FPGA Xilinx sử dụng khái niệm SLICE, Slice tạo thành từ gồm khối logic, số lượng Slices thay đổi từ vài nghìn đến vài chục nghìn tựy theo loi FPGA Khóa luận tốt nghiệp Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa Điện tử Viễn thông ĐHCN - §HQGHN Nếu nhìn cấu trúc tổng thể mảng LUT ngồi đầu vào kể cịn hỗ trợ thêm đầu vào bổ xung từ khối logic phân bố trước sau nâng tổng số đầu vào LUT lên chân Cấu trúc nhằm tăng tốc số học logic 1.2.3 Hệ thống mạch liên kết Khối chuyển mạch FPGA mạng liên kết FPGA cấu thành từ đường kết nối theo hai phương ngang đứng, tùy theo loại FPGA mà đường kết nối chia thành nhóm khác nhau, ví dụ XC4000 Xilinx có loại kết nối: ngắn, dài dài Các đường kết nối nối với thơng qua khối chuyển mạch lập trình (programable switch), khối chuyển mạch chứa số lượng nút chuyển lập trình đảm bảo cho dạng liên kết phức tạp khác 1.2.4 Các phần tử tích hợp sẵn Ngồi khối logic tùy theo loại FPGA khác mà có phần tử tích hợp thêm khác nhau, ví dụ để thiết kế ứng dụng SoC, dịng Virtex 4,5 Xilinx có chứa nhân sử lý PowerPC, hay Atmel FPSLIC tích hợp nhân ARV…, hay cho ứng dụng xử lý tín hiệu số DSP FPGA tích hợp DSP Slice nhân cộng tốc độ cao, thực hàm A*B+C, ví dụ dịng Virtex Xilinx chứa từ vài chục đến hàng trăm DSP slices với A, B, C 18-bit Ngày ngành công nghệ chế tạo phần cứng ln có đột phá khơng ngừng Từ mạch điện đơn giản đến mạch số, mạch tích hợp, kiến trúc mạch trở nên ngày phức tạp Nhờ ưu điểm hẳn so với phương pháp phân tích, mơ hình hố, thiết kế mạch số kiểu truyền thống mà phương pháp sử dụng ngôn ngữ mô phần cứng (HDL - Hardware Description Languages) trở thành phương pháp thiết kế hệ thống điện tử số phổ biến toàn giới Trong khóa luận em xin giới thiệu hai loại ngơn ngữ mơ phần cứng VHDL (Very high speed intergrated circuit Hardware Description Language) Verilog hai ngôn ngữ chủ yếu sử dụng để mô phần cứng công nghệ CPLD, FPGA, ASIC…  Những ưu điểm phương pháp thiết kế hệ thống số ngôn ngữ mô phần cứng (HDL) Ngày nay, mạch tích hợp ngày thực nhiều chức mà vấn đề thiết kế mạch trở nên phức tạp Những phương pháp truyền thống dùng phương pháp tối thiểu hoá hàm Boolean hay dùng sơ đồ phần tử không đáp ứng yêu cầu đặt thiết kế Nhược điểm lớn phương pháp chúng mô tả hệ thống dạng mạng nối phần tử với Người thiết kế cần phải qua hai bước thực hoàn tồn thủ cơng: chuyển từ u cầu chức hệ thống sang biểu diễn theo dạng hàm Boolean, sau bước tối thiểu hoá hàm ta lại phải chuyển từ hàm Boolean sang sơ đồ mạch hệ thống Cũng tương tự phân tích hệ thống người phân tích cần phải phân tích sơ đồ mạch hệ thống, chuyển thành hàm Boolean, sau lập lại chức năng, hoạt động hệ thống Tất bước nói hồn tồn phải thực thủ cơng khơng có trợ giúp máy tính Người thiết kế sử dụng máy tính làm cơng cụ hỗ trợ việc vẽ sơ Khóa luận tốt nghiệp Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa §iƯn tử Viễn thông ĐHCN - ĐHQGHN mch ca hệ thống chuyển từ sơ đồ mạch sang công cụ tổng hợp mạch vật lý dùng công cụ Synthesis Một nhược điểm khác phương pháp thiết kế truyền thống giới hạn độ phức tạp hệ thống thiết kế Phương pháp dùng hàm Boolean dùng để thiết kế hệ thống lớn biểu diễn vài trăm hàm Còn phương pháp dựa sơ đồ dùng để thiết kế hệ thống lớn chứa khoảng vài nghìn phần tử Phương pháp thiết kế, thử nghiệm, phân tích hệ thống số sử dụng ngôn ngữ mô tả phần cứng bật lên với ưu điểm hẳn dần thay phương pháp truyền thống Sự đời ngôn ngữ mô phần cứng giải nhiều nhược điểm lớn phương pháp thiết kế trước đây: Nếu phương pháp cũ đòi hỏi phải chuyển đổi từ mô tả hệ thống (các tiêu chức năng) sang tập hợp hàm logic tay bước chuyển hồn tồn khơng cần thiết dùng HDL Hầu hết công cụ thiết kế dùng ngôn ngữ mô phần cứng cho phép sử dụng biểu đồ trạng thái (finite-state-machine) cho hệ thống cho phép sử dụng bảng chân lý cho hệ thống tổng hợp Việc chuyển đổi từ biểu đồ trạng thái bảng chân lý sang mã ngôn ngữ mơ phần cứng thực hồn tồn tự động Nhờ tính dễ kiểm tra thử nghiệm hệ thống suốt trình thiết kế mà người thiết kế dễ dàng phát lỗi thiết kế từ giai đoạn đầu, giai đoạn chưa đưa vào sản xuất thử, tiết kiệm lượng chi phí đáng kể từ ý tưởng thiết tạo sản phẩm mong muốn việc khó tránh khỏi khó khăn, thất bại Khi lĩnh vực khoa học phát triển khơng ngừng phức tạp hệ thống điện tử ngày tăng theo gần tiến hành thiết kế thủ công mà khơng có trợ giúp cuả loại máy tính đại Ngày nay, ngôn ngữ mô tả phần cứng HDL dùng nhiều để thiết kế cho thiết bị logic lập trình PLD từ loại đơn giản đến loại phức tạp ma trận cổng lập trỡnh c FPGA Khóa luận tốt nghiệp Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa Điện tử Viễn thông ĐHCN - ĐHQGHN CHƯƠNG 2: NGƠN NGỮ VÀ MƠI TRƯỜNG LẬP TRÌNH CHO FPGA 2.1 Ngơn ngữ lập trình cho FPGA 2.1.1 Giới thiệu Có nhiều ngơn ngữ lập trình cho FPGA VHDL, Verilog, C… Mỗi ngơn ngữ lại có ưu nhược điểm riêng Ví dụ Verilog ngơn ngữ phát triển sử dụng chủ yếu Mỹ Đây ngôn ngữ gần với C, thuận tiện cho quen lập trình với ngơn ngữ C Tuy nhiên, châu Âu người ta lại quen dùng VHDL Ưu điểm ngôn ngữ người làm việc với có nhìn thấu đáo phần cứng Trong chương em xin giới thiệu chủ yếu về ngôn ngữ VHDL – ngôn ngữ mà em tìm hiểu trình học tập làm thực nghiệm với FPGA phòng SIS (Smart Integrated Systems) đưa vài nét giới thiệu khái quát Verilog ngôn ngữ thơng dụng lập trình FPGA 2.1.2 Ngôn ngữ VHDL 2.1.2.1 Khái niệm VHDL ngôn ngữ mơ tả phần cứng cho mạch tích hợp tốc độ cao, loại ngôn ngữ mô tả phần cứng phát triển dùng cho chương trình VHSIC (Very High Speed Itergrated Circuit) quốc phòng Mỹ Mục tiêu việc phát triển VHDL có ngôn ngữ mô phần cứng tiêu chuẩn thống cho phép thử nghiệm hệ thống số nhanh cho phép dễ dàng đưa hệ thống vào ứng dụng thực tế Ngơn ngữ VHDL ba công ty Intermetics, IBM Texas Instruments bắt đầu nghiên cứu phát triển vào tháng năm 1983 Phiên công bố vào tháng 8-1985 Sau VHDL đề xuất để tổ chức IEEE xem xét thành tiêu chuẩn chung Năm 1987 đưa tiêu chuẩn VHDL (tiêu chuẩn IEEE-1076-1987) VHDL phát triển để giải khó khăn việc phát triển, thay đổi lập tài liệu cho hệ thống số Như ta biết, hệ thống số có nhiều tài liệu mơ tả Để vận hành bảo trì sửa chữa hệ thống ta cần tìm hiểu kỹ lưỡng tài liệu Với ngơn ngữ mơ phần cứng tốt việc xem xét tài liệu mô tả trở nên dễ dàng tài liệu thực thi để mô hoạt động hệ thống Như ta xem xét tồn phần tử hệ thống hoạt động mơ hình thống VHDL phát triển ngôn ngữ độc lập không gắn với phương pháp thiết kế, mô tả hay cơng nghệ phần cứng Người thiết kế tự lựa chọn công nghệ, phương pháp thiết kế sử dụng ngôn ngữ Và đem so sánh với ngôn ngữ mô phần cứng khác kể ta thấy VHDL có số ưu điểm hẳn ngơn ngữ khác: - Thứ tính cơng cộng: VHDL phát triển bảo trợ phủ Mỹ tiêu chuẩn IEEE VHDL hỗ trợ nhiều nhà sản xuất thiết bị nhiều nhà cung cấp công cụ thiết kế mô hệ thống Khãa luËn tèt nghiệp Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa §iƯn tư – ViƠn thông ĐHCN - ĐHQGHN - Th hai l kh nng hỗ trợ nhiều công nghệ phương pháp thiết kế VHDL cho phép thiết kế nhiều phương pháp ví dụ phương pháp thiết kế từ xuống, hay từ lên dựa vào thư viện sẵn có VHDL hỗ trợ cho nhiều loại công cụ xây dựng mạch sử dụng công nghệ đồng hay không đồng bộ, sử dụng ma trận lập trình hay sử dụng mảng ngẫu nhiên - Thứ ba tính độc lập với cơng nghệ: VHDL hồn tồn độc lập với công nghệ chế tạo phần cứng Một mô tả hệ thống dùng VHDL thiết kế mức cổng chuyển thành tổng hợp mạch khác tuỳ thuộc công nghệ chế tạo phần cứng đời áp dụng cho hệ thống thiết kế - Thứ tư khả mô tả mở rộng: VHDL cho phép mô tả hoạt động phần cứng từ mức hệ thống số mức cổng VHDL có khả mơ tả hoạt động hệ thống nhiều mức sử dụng cú pháp chặt chẽ thống cho mức Như ta mơ thiết kế bao gồm hệ mô tả chi tiết - Thứ năm khả trao đổi kết quả: Vì VHDL tiêu chuẩn chấp nhận, nên mơ hình VHDL chạy mô tả đáp ứng tiêu chuẩn VHDL Các kết mô tả hệ thống trao đổi nhà thiết kế sử dụng công cụ thiết kế khác tuân theo tiêu chuẩn VHDL Cũng nhóm thiết kế trao đổi mơ tả mức cao hệ thống hệ thống lớn (trong hệ thiết kế độc lập) - Thứ sáu khả hỗ trợ thiết kế mức lớn khả sử dụng lại thiết kế: VHDL phát triển ngôn ngữ lập trình bậc cao, sử dụng để thiết kế hệ thống lớn với tham gia nhóm nhiều người Bên ngơn ngữ VHDL có nhiều tính hỗ trợ việc quản lý, thử nghiệm chia sẻ thiết kế Và cho phép dùng lại phần có sẵn 2.1.2.2 Cấu trúc mơ hình hệ thống mơ tả VHDL Mục đích phần nhằm giới thiệu sơ qua cấu trúc khung VHDL mơ tả cho mơ hình thiết kế thực Thơng thường mơ hình VHDL bao gồm ba phần: thực thể (entity), kiến trúc (architecture) cấu hình Đơi ta sử dụng gói (packages) mơ hình kiểm tra hoạt động hệ thống (testbench) + Thực thể (entity) Đây nơi chứa khai báo thực thể (là port giao tiếp FPGA tín hiệu bên ngồi port sử dụng lớp vỏ kiến trúc thiết kế) bao gồm tùy chọn “generic” khai báo chung dễ dàng sửa đổi cần + Kiến trúc (architecture) Phần thứ hai mơ hình VHDL khai báo kiến trúc chương trình Mỗi khai báo thực thể phải kèm với kiến trúc tương ứng VHDL cho phép tạo kiến trúc cho thực thể Phần khai báo kiến trúc bao gồm khai báo tín hiệu bên trong, phần tử bên hệ thống, hay hàm thủ tục mô tả hoạt động hệ thống Tên kiến trúc nhãn đặt tuỳ theo người xử dụng Có hai cách mơ tả kiến trúc phần tử (hoặc hệ thống) mơ hình hoạt động (Behaviour) hay mơ tả theo mơ hình cấu trúc (Structure) Tuy nhiên hệ thống bao gồm mơ tả theo mơ hình hoạt động v mụ t Khóa luận tốt nghiệp 10 Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa Điện tử Viễn thông ĐHCN - ĐHQGHN Các thành phần điện cảm điện dung thành phần vốn có q trình lọc Chúng khơng tiêu hao lượng tín hiệu, lượng tuần hoàn theo chu kỳ điện trường, từ trường tín hiệu Thời gian cần thiết cho q trình trao đổi lượng làm cho phần tín hiệu bị trễ, xung hình vng vào phía máy phát có dạng "hình chng" dao động phía máy thu Hình 31a minh họa điều nêu Vì thơng tin mã hóa số dạng sóng nên méo xuất dạng xung không quan trọng máy thu phân biệt xung nhị phân với xung nhị phân Việc địi hỏi dạng sóng phải lấy mẫu khoảng cách để xác định cực tính Với dạng sóng liên tục, tạo thành từ hình chng từ tất xung trước kết hợp để can nhiễu với xung riêng cần lấy mẫu Hiện tượng gọi can nhiễu symbol (Intersymbol Interference – ISI) gây lỗi xác định cực tính tín hiệu Khơng thể loại bỏ hình chng tạo dạng xung cho việc lấy mẫu xung cho xảy đuôi điểm cắt chéo không minh họa hình 31b Đó nội dung định luật Nyquist loại bỏ ảnh hưởng can nhiễu symbol Trong thực tế tạo dạng xung hồn thiện, có ISI, giảm đến mức nhỏ bỏ qua Việc tạo dạng xung thực cách kiểm soát phổ xung thu qua điều chỉnh thành phần có liên quan trình bày cơng thức (4.1) Một mơ hình lý thuyết phổ thích ứng với việc đáp tuyến (hoặc lọc) cosin tăng: Bộ lọc cosin tăng lọc điện tử đặc thù, thường sử dụng để tạo dạng xung điều chế số khả tối thiểu hóa ISI Tên lọc bắt nguồn từ thực tế phần khác không phổ tần số dạng đơn giản (β=1) hàm cosin, tăng lên phía trục ngang f A f t (a A f t (b Hình 31: a, Dạng hình chng xung b, Lấy mẫu để tránh ISI Mô tả toán học: Bộ lọc cosin tăng thực lọc Nyquist thơng thấp, có tính chất đối xứng theo trục đứng Phổ biểu đối xứng lẻ xung quanh giá trị (1/2T), với T chu kỳ symbol hệ thống thông tin Trong miền tần số lọc mô tả Khãa luËn tốt nghiệp 37 Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa §iƯn tư – Viễn thông ĐHCN - ĐHQGHN cụng thc (4.2), l hm hình chng (hình 32) Nó đặc trưng hai giá trị: hệ số roll-off β, chu kỳ lặp symbol T (T=1/Rs với Rs tần số symbol) H(f) β =0 β =0.25 β =0.35 β =1 1/2T f 1/T Hình 32: Đáp tuyến biên độ (tần số) lọc cosin tăng với hệ số roll-off khác    1 , f  T   T        ( f  )   , H ( f )      cos   2T 2T      , truong _ hop _ _ lai      f    2T (4.2) Đáp ứng xung (đáp tuyến thời gian) lọc cho cơng thức (4.3), hàm sin chuẩn hóa (hình 33) t h ( t )  sin c ( ) T  t T 4 2t 1 T2 cos( (4.3) A h(t) ft Hình 33: Đáp tuyến xung lọc cosin tăng với hệ số roll-off khác Khóa luận tốt nghiệp 38 Đào Văn Quân K49§B LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa §iƯn tư – ViƠn th«ng §HCN - §HQGHN Hệ số roll-off Hệ số roll-off, β, phép đo băng thông vượt q lọc, có nghĩa băng thơng bị chiếm ngồi băng thơng Nyquist (1/2T) Nếu ký hiệu băng thơng Nyquist Δf thì:  f f   2Tf Rs 2T (4.4) với Rs = 1/T tần số symbol Các đồ thị thay đổi đáp tuyến biên độ β thay đổi 1, thay đổi tương ứng với đáp tuyến xung Ta thấy mức gợn sóng miền thời gian tăng β giảm Từ đồ thị ta thấy giảm băng thơng vượt lọc giảm β (hình 32) giá đắt việc kéo dài đáp tuyến xung, có nghĩa kéo dài khoảng thời gian gây can nhiễu symbol kề (hình 33) β=0 Khi β tiến tới không miền roll-off trở nên vô hẹp, β→0 lim H(f) = rect (fT), với rect(.) hàm chữ nhật, đáp ứng xung có dạng sinc(t/T) Điều có nghĩa hội tụ tới lọc lý tưởng có vách dựng đứng β=1 Khi β=1 phần khác không phổ cosin tăng túy, dẫn đến công thức đơn giản (4.5) 1  1  cos(  fT ) , f  H ( f ) |  1   T  0, truong _ hop _ _ lai (4.5) Băng thông Băng thông lọc cosin tăng định nghĩa phần khác không phổ nó, có nghĩa là: BW = (1/2) Rs (1 + β) (4.6) Ứng dụng Hình 34 biểu diễn dãy xung cosin tăng liên tiếp với ISI = Khi sử dụng để lọc symbol stream, lọc Nyquist có tính chất loại bỏ ISI đáp tuyến xung khơng tất giá trị nT (với n số nguyên), trừ giá trị n=0 Do dạng sóng phát lấy mẫu xác máy thu giá trị symbol gốc khơi phục hồn tồn Tuy nhiên hầu hết hệ thống thông tin thực tế phải sử dụng lọc phối hợp để loại bỏ ảnh hưởng nhiễu trắng Có nghĩa phải tuân theo điều kiện: H R ( f )  H *T ( f ), hay H R ( f )  H T ( f )  H ( f ) (4.7) Khóa luận tốt nghiệp 39 Đào Văn Quân K49§B LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa §iƯn tư – ViƠn th«ng §HCN - §HQGHN Để thỏa mãn điều kiện (4.7) đảm bảo ISI không, lọc bậc hai cosin tăng thường sử dụng hai phía phát thu hệ thống thơng tin Khi đáp tuyến tồn hệ thống cosin tăng h(t -3T -2T -T ) T 2T 3T t Hình 34: Các xung cosin tăng liên tiếp biểu thị ISI Tóm lại, lọc cosin tăng dạng lọc điện tử đặc thù, thiết kế để khắc phục can nhiễu symbol (ISI), giúp cho hệ thống số tránh nhầm lẫn xác định symbol Thông số quan trọng lọc hệ số roll-off , β, chu kỳ symbol, T Khi β thay đổi băng thơng vượt q lọc thay đổi… Về ý nghĩa vật lý hiểu sau: miền rol-off hẹp (β → 0) băng thơng vượt q giảm, băng thơng thực tế toàn tuyến truyền giảm, nhiều thành phần phổ xung vuông qua tuyến bị cắt dẫn đến dạng xung bị méo tương ứng với dao động nhiều chu kỳ đáp tuyến xung, dễ gây can nhiễu xung liền kề Khi miền roll-off tăng trình xảy ngược lại, đáp tuyến xung gọn hơn, khả ISI băng thơng bị chiếm lớn hơn, hiệu suất sử dụng băng thông mặt tổng thể Tùy theo phương thức truyền dẫn (vệ tinh, cáp, mặt đất…) trưởng thành cơng nghệ mà β có giá trị khác nhau, hiệu suất sử dụng băng thông khác 4.2.2.2 Thực thiết kế Trong thiết kế lọc Raised – Cosine tạo nên khối FIR Compiler v1_0 Khối có chức cấu trúc lọc FIR FPGA cấu trúc lọc FIR từ slices có vùng tài nguyên DSP khối DSP48 Để thiết kế lọc theo ý muốn ta phải cần thêm khối FDATool blockset Xilinx (không phải khối FDATool blockset Simulink) Hình 35: Hai khối FIR Compiler v1_0 v FDATool ca Xilinx Khóa luận tốt nghiệp 40 Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa Điện tử Viễn thông ĐHCN - §HQGHN Để cấu hình cho lọc ta nháy đúp vào khối FDATool lựa chọn tham số: Bộ lọc Raised-Cosine, tần số Fs, tần số cắt Fc, hệ số Roll-off cửa sổ giao diện FDATool hình 36: Hình 36: Cửa sổ giao diện FDATool Sau chọn Design Filter để có hệ số lọc Để hệ số đẩy vào cấu hình khối FIR Compiler v1_0 có hai cách Cách thứ nhất: Xuất hệ số Workspace với hệ số biến mảng với tên (VD Num hình 37) Hình 37: Đưa hệ số lọc FIR từ FDATool Đóng cửa sổ FDATool lại Khãa ln tèt nghiƯp 41 Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa Điện tử Viễn thông §HCN - §HQGHN Tiếp đó, để FIR Compiler v1_0 nhận hệ số ta nháy đúp vào lọc FIR Compiler v1_0 xuất hộp thoại sau: Hình 38: Các lựa chọn properties FIR Compiler để có hệ số từ Workspace Ta lựa chọn tham số phù hợp khoanh hình đóng cửa sổ lại Như ta có lọc Cosin tăng với hệ số thiết kế từ công cụ FDATool Cách thứ 2: Với cách ta thiết kế lọc từ FDATool không đẩy hệ số Workspace mà đặt lệnh “xlfda_numerator(‘Ten_cua_khoi_FDATool’)” properties khối FIR Compiler v1_0 sau lựa chọn Filter type interpolation hình 39 đây: Hình 39: Các lựa chọn properties FIR Compiler để có hệ số trực tiếp từ FDATool Sau đóng cửa sổ lại lọc Cosin tăng cấu hình từ hệ số thiết kế từ FDATool Ngoài ra, ta cấu hình lọc nguồn tài nguyên DSP48 có sẵn Kit dùng cho ứng dụng DSP với nhiều lợi ích Tuy nhiên khóa luận khơng đề cập đến phng phỏp ny Khóa luận tốt nghiệp 42 Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa Điện tử Viễn thông ĐHCN - ĐHQGHN 4.2.3 Khối tạo liệu Trong thực tế liệu phải đưa từ ngồi vào thơng qua ADC Kit Virtex Tuy nhiên chưa phải thiết kế với mục đích thực ứng dụng cụ thể nên liệu tạo tùy ý bên Kit Virtex Dữ liệu liệu số chọn tùy ý xây dựng từ khối Counter, ROM, Time Division Trong đó, liệu tùy ý nạp vào ROM, khối Counter dùng để cấp xung nhịp cho ROM đẩy liệu ra, Time Division để hạ tần số liệu phối hợp với chuỗi Walsh phát từ tạo Walsh Trong thiết kế dùng Walsh 16 nên tốc độ liệu chậm tốc độ Walsh 16 lần Mỗi Time Division chia đôi tần số liệu nên thiết kế cần dùng Time Division (Bộ tạo liệu tạo nhiều cách khác nhau) Hình 40: Sơ đồ khối tạo liệu 4.2.4 Các khối khác Trong sơ dùng số khối khác DAC, XOR Ngoải quan trọng khối System Generator dùng để quản lý cấp tín hiệu cho tồn khối sơ đồ Hình 41: Khối XOR System Generator Cách cấu hình cho khối System Generator nói chi tiết phần thực mơ hình thiết kế đề cập Khãa luận tốt nghiệp 43 Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa §iƯn tư Viễn thông ĐHCN - ĐHQGHN 4.3 Mụ hỡnh thit kế kết thu 4.3.1 Mơ hình mơ với khối gói cung cấp bới Xilinx System Generator Hình 42: Mơ hình thiết kế tạo dãy tín hiệu Cấu hình System Generator hình 37 đây: Dạng xuất (HDL Netlist, Bitfile…) Tên Kit Đường dẫn lưu file xuất Ngôn ngữ mô tả phần cứng xuất Chân Clock dùng thiết kế Chu kì mơ Hình 43: Các tham số cấu hình System Generator Khãa ln tèt nghiƯp 44 Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa Điện tử Viễn thông ĐHCN - §HQGHN 4.3.2 Kết mơ Hình 44: Kết mơ chuỗi tín hiệu mã hóa với dãy Walsh khác Tín hiệu phía chuỗi tín hiệu 0101… mã hóa với dãy Walsh (4,16) lọc qua lọc Cosin tăng Tín hiệu phía bên chuỗi tín hiệu 0101… mã hóa với dãy Walsh (3,16) đưa qua lọc Cosin tăng 4.3.3 Thực chương trình Kit Virtex kết thu 4.3.3.1 Thực Kit Virtex Để thực Kit Virtex từ sơ đồ mô xây dựng ta cần làm bước sau: - Cấu hình cho System Generator phần 4.3.1 - Tạo mã nguồn từ sơ đồ mô - Dùng phần mềm ISE Xilinx để biên dịch chương trình gắn chân cho tín hiệu vào - Tạo bitfile từ ISE (file nạp vào FPGA) - Dùng phần mềm hỗ trợ FUSE để mở card (mở giao tiếp máy tính FPGA) - Cấu hình clock cho Kit thông qua thao tác nạp file định nghĩa clock FPGA thực thiết kế - Nạp thiết kế vo FPGA Khóa luận tốt nghiệp 45 Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa Điện tử Viễn thông ĐHCN - ĐHQGHN 4.3.3.2 Kết thu Hình 45: Quan sát tín hiệu mã hóa Walsh phát từ Kit Virtex Đánh giá kết Kết mô kết quan sát thực thực Kit thực phù hợp với kết tính tốn lý thuyết Việc thiết kế thực thành công phát hai dịng mã Walsh cho kênh MIMO dùng cơng nghệ FPGA hồn tồn áp dụng mơ hình khác Sử dụng Kit Virtex với công cụ hỗ trợ kèm để thiết kế FPGA phương pháp thiết kế đơn giản, linh hot v hiu qu Khóa luận tốt nghiệp 46 Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa Điện tử Viễn thông ĐHCN - §HQGHN KẾT LUẬN Kỹ thuật MIMO với ưu điểm ngày ứng dụng rộng rãi với nhược điểm kỹ thuật khắc phục trình nghiên cứu thực Với việc sử dụng FPGA để xây dựng hệ Testbed làm giảm đáng kể cho trình thực mạch điện tử đồng thời tính khả thi tăng lên nhiều Với khả tái lập trình FPGA ta dễ dàng thay đổi triển khai thuật toán xử lý mà không cần nghĩ đến việc thay đổi phần cứng Đề tài khóa luận thực phần nhỏ mơ hình xây dựng hệ Testbed MIMO tiền đề cho việc nghiên cứu hoàn thành tiếp chức lại hệ Với việc thực thiết kế thành cơng mã hóa Walsh kênh truyền MIMO với hai đường tín hiệu ta hồn tồn áp dụng với hệ MIMO có số lượng kênh truyền lớn Với thành cơng nhiệm vụ xây dựng hoàn thiện Testbed MIMO hoàn chỉnh sớm thực Đặc biệt qua trình tìm hiểu làm thực nghiệm em thu nhiều kiến thức công nghệ FPGA, cách sử dụng Kit chuyên dụng Virtex kiến thức mà khơng phải sinh viên trường tiếp cận Một lần em xin cảm ơn TS Trịnh Anh Vũ anh CN.Vũ Xuân Thắng tận tình bảo em kiến thức tạo điều kiện thuận lợi để em hồn thành đề tài khóa luận Khãa ln tốt nghiệp 47 Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa §iƯn tư – Viễn thông ĐHCN - ĐHQGHN TI LIU THAM KHO [1] Mani B Srivastava VHDL tutorial UCLA – EE [2] System Generator for DSP (Getting started Guide, Reference Guide, User Guide) Xilinx [3] Nguyễn Trọng Hải Bài giảng Verilog ĐH Kỹ thuật cơng nghệ TPHCM [4] Nguyễn Viết Kính, Trịnh Anh Vũ Thông tin số NXBGD [5] Vũ Xuân Thắng Kênh truyền MIMO thu phát cho hệ đo thử kênh Khóa luận tốt nghiệp, trường ĐH Cơng nghệ - ĐHQGHN [6] Website: www.xilinx.com www.VNeEpress.com www.wikipedia.org Khãa luËn tèt nghiÖp 48 Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa Điện tử Viễn thông §HCN - §HQGHN MỤC LỤC MỞ ĐẦU CHƯƠNG 1: GIỚI THIỆU VỀ KĨ THUẬT MIMO VÀ FPGA 1.1 Giới thiệu MIMO 1.1.1 Khái niệm 1.1.2 Lịch sử phát triển 1.1.3 Phân loại 1.1.4 Ứng dụng MIMO 1.2 Giới thiệu FPGA 1.2.1 Khái niệm 1.2.2 Ứng dụng 1.2.3 Hệ thống mạch liên kết 1.2.4 Các phần tử tích hợp sẵn CHƯƠNG 2: NGÔN NGỮ VÀ MƠI TRƯỜNG LẬP TRÌNH CHO FPGA 2.1 Ngơn ngữ lập trình cho FPGA 2.1.1 Giới thiệu 2.1.2 Ngôn ngữ VHDL 2.1.2.1 Khái niệm 2.1.2.2 Cấu trúc mơ hình hệ thống mơ tả VHDL 10 2.1.3 Giới thiệu khái quát ngôn ngữ Verilog 12 2.2 Mơi trường lập trình cho FPGA 14 2.2.1 ISE 14 2.2.2 Các bước để tạo thiết kế với ISE 15 2.2.2.1 Tạo Project 15 2.2.2.2 Tạo mã nguồn VHDL 16 2.2.2.3 Mô 17 2.2.2.4 Tạo ràng buộc thời gian 19 2.2.2.5 Gán chân 19 Khóa luận tốt nghiệp 49 Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa Điện tử Viễn thông ĐHCN - ĐHQGHN CHƯƠNG 3: CÁC ĐẶC ĐIỂM CƠ BẢN CỦA VIRTEX VÀ CÁC PHẦN MỀM HỖ TRỢ 20 3.1 Những đặc điểm XtremeDSP Development Kit Pro (Virtex IV) 20 3.1.1 Giới thiệu chung 20 3.1.2 Các thành phần Virtex 21 3.2 Các phần mềm chuyên dụng hỗ trợ kit Virtex 28 3.2.1 FUSE 28 3.2.2 Matlab gói cơng cụ Xilinx hỗ trợ cho Matlab 28 CHƯƠNG 4: THỰC HIỆN MƠ HÌNH THIẾT KẾ VỚI KIT VIRTEX-4 32 4.1 Giới thiệu 32 4.2 Hai khối chức sơ đồ 32 4.2.1 Khối tạo mã Walsh 32 4.2.1.1 Lý thuyết mã Walsh 32 4.2.1.2 Thực thiết kế 35 4.2.1.3 Sơ đồ kết mô tạo dãy Walsh (4,16) (3,16) 35 4.2.2 Khối mã hóa cosin tăng (Raised-Cosine) 36 4.2.2.1 Lý thuyết 36 4.2.2.2 Thực thiết kế 40 4.2.3 Khối tạo liệu 43 4.2.4 Các khối khác 43 4.3 Mơ hình thiết kế kết thu 44 4.3.1 Mơ hình mơ với khối gói cung cấp bới Xilinx System Generator 44 4.3.2 Kết mô 45 4.3.3 Thực chương trình Kit Virtex kết thu 45 4.3.3.1 Thực Kit Virtex 45 4.3.3.2 Kết thu 46 KẾT LUẬN 47 TÀI LIỆU THAM KHẢO 48 Khóa luận tốt nghiệp 50 Đào Văn Quân – K49§B LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Khoa Điện tử Viễn thông Khóa luận tốt nghiệp ĐHCN - ĐHQGHN 51 Đào Văn Quân K49ĐB LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com ... HIN MƠ HÌNH THIẾT KẾ VỚI KIT VIRTEX-4 (Thiết kế phát mã Walsh cho hệ đo kênh MIMO) 4.1 Giới thiệu Việc thiết kế FPGA để thực chức theo u cầu ngơn ngữ VHDL để tiết kiệm tài nguyên FPGA trở lên... thành công phát hai dịng mã Walsh cho kênh MIMO dùng cơng nghệ FPGA hồn tồn áp dụng mơ hình khác Sử dụng Kit Virtex với công cụ hỗ trợ kèm để thiết kế FPGA phương pháp thiết kế đơn giản, linh hoạt... VHDL Các kết mô tả hệ thống trao đổi nhà thiết kế sử dụng công cụ thiết kế khác tuân theo tiêu chuẩn VHDL Cũng nhóm thiết kế trao đổi mơ tả mức cao hệ thống hệ thống lớn (trong hệ thiết kế độc