Tiếp tục bài 2, Bài giảng Kiến trúc máy tính và hệ điều hành bài 3 giới thiệu nội dung về kiến trúc VON NEUMANN VÀ Kiến trúc Hardvard. Kính mời quý đọc giả tham khảo nội dung chi tiết.
.c om cu u du o ng th an co ng Bài KIẾN TRÚC VON NEUMANN VÀ KIẾN TRÚC HARVARD 44 CuuDuongThanCong.com https://fb.com/tailieudientucntt .c om KIẾN TRÚC VON NEUMANN cu u du o ng th an co ng ENIAC (Electronic Numerical Integrator And Computer) máy tính điện tử dạng generalpurpose ENIAC tỏ nặng nề đơn điệu Cải tiến từ ý tưởng stored-program, nhà toán học John von Neumann thiết kế máy tính gọi IAS (Institute for Advanced Studies) khuôn mẫu cho tất máy tính general-purpose sau 45 CuuDuongThanCong.com https://fb.com/tailieudientucntt .c om ng co an th ng du o u cu 46 CuuDuongThanCong.com https://fb.com/tailieudientucntt .c om ng an co ALU cu u du o ng th Bộ nhớ Thiết bị I/O Program Control Unit Cấu trúc máy tính IAS 47 CuuDuongThanCong.com https://fb.com/tailieudientucntt .c om Máy von Neumann cu u du o ng th an co ng Main memory: lưu trữ data instruction ALU: thao tác số liệu nhị phân PCU: biên dịch tạo điều kiện thực thi inst Thiết bị I/O điều khiển CU 48 CuuDuongThanCong.com https://fb.com/tailieudientucntt .c om Maùy von Neumann cu u du o ng th an co ng Bộ nhớ chứa 1000 vị trí hay từ nhớ (word), word có 40 bit Mỗi số (data)được biểu diễn gồm 1bit dấu 39 bit giá trị Mỗi word chứa hai inst 20 bit Một inst gồm bit op code 12 bit địa 49 CuuDuongThanCong.com https://fb.com/tailieudientucntt .c om co Giá trị Sign bit Op code du o u cu ng th an Number word Instruction traùi 39 ng addr 19 Instruction phaûi 20 Op code 28 39 addr Instruction word 50 CuuDuongThanCong.com https://fb.com/tailieudientucntt Central Processing Unit ALU c om MQ AC Các mạch số học-luận lý ng MBR Thiết bị I/O ng th an co Instructions data PC Các mạch điều khiển u cu IR Main memory du o IBR : MAR address control signals Program Control Unit CuuDuongThanCong.com KIẾN TRÚC MỞ RỘNG CỦA IAS 51 https://fb.com/tailieudientucntt .c om Maùy von Neumann (tt) th an co ng Control Unit điều hành IAS lấy inst từ nhớ thực thi lúc inst Cả ALU PCU có vị trí lưu trữ gọi ghi: cu u du o ng MBR (Memory Buffer Register) MAR (Memory Address Register) IR (Instruction Register) IBR (Instruction Buffer Register) PC (Program Counter) AC&MQ (Accumulation & Multiplier-Quotient) 52 CuuDuongThanCong.com https://fb.com/tailieudientucntt start y n MAR PC c om Inst keá IBR? IR IBR(0:7) MAR IBR(8:19) n Có yêu cầu instruction trái? co IR MBR(20:27) MAR MBR(28:39) y IBR MBR(20:39) IR MBR(0:7) MAR MBR(8:19) th an Chu kỳ lấy inst ng MBR M(MAR) ng PC PC+1 Goto M(X,0:19) Chu thi cu u AC M(X) du o Giải mã inst IR MBR M(MAR) AC MBR then goto M(X,0:19 y PC MAR AC AC+M(X) If AC ≥0 AC≥0? MBR M(MAR) n AC AC+MBR 53 CuuDuongThanCong.com https://fb.com/tailieudientucntt .c om Kiến trúc Hardvard cu u du o ng th an co ng Kiến trúc Harvard tách riêng nhớ lưu trữ chương trình liệu Độ rộng Bus chương trình thay đổi linh động tối ưu cho thiết bị đặc biệt Độ rộng bus liệu thường hay 16 bit Kiến trúc cho phép truy xuất đồng thời chương trình liệu Kiến trúc Harvard có vài ưu điểm: long word inst chiếm vị trí nhớ, single word inst tăng tốc xử lý mã lệnh liệu liên quan chứa từ nhớ Việc thực thi thị nhanh nhớ chương trình nhớ liệu truy xuất đồng hành Nhiều DSP có kiến trúc Hardvard 54 CuuDuongThanCong.com https://fb.com/tailieudientucntt cu u du o ng th an co ng c om Kiến trúc Harvard 55 CuuDuongThanCong.com https://fb.com/tailieudientucntt .c om Kiến trúc Harvard cu u du o ng th an co ng Một số CPU có kiến trúc hỗn hợp hai kiến trúc Cấu trúc bên core Harvard Core CPU đệm từ bus ngòai qua cache tốc độ cao điều khiển cache Để nâng phẩm chất, bên CPU tách biệt bus chương trình bus liệu, bus có cache riêng Bộ điều khiển data cahe giám sát bus để cập nhật cache thiết bị khác bus thay đổi nhớ Tuy nhiên, nhớ thị cập nhật, đọc chương trình cache vàø ghi vào Điều khiến cho kiến trúc Harvard thực self modifying code 56 CuuDuongThanCong.com https://fb.com/tailieudientucntt ... https://fb.com/tailieudientucntt .c om Kiến trúc Harvard cu u du o ng th an co ng Moät số CPU có kiến trúc hỗn hợp hai kiến trúc Cấu trúc bên core Harvard Core CPU đệm từ bus ngòai qua cache tốc độ cao điều khiển cache... cache riêng Bộ điều khiển data cahe giám sát bus để cập nhật cache thiết bị khác bus thay đổi nhớ Tuy nhiên, nhớ thị cập nhật, đọc chương trình cache và? ? ghi vào Điều khiến cho kiến trúc Harvard... AC+M(X) If AC ≥0 AC≥0? MBR M(MAR) n AC AC+MBR 53 CuuDuongThanCong.com https://fb.com/tailieudientucntt .c om Kiến trúc Hardvard cu u du o ng th an co ng Kiến trúc Harvard tách riêng nhớ lưu trữ chương