Thuật toán đồng bộ và giải mã dữ liệu trong máy thu IRUWB tốc độ thấp861

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI TRẦN MẠNH HỒNG THUẬT TỐN ĐỒNG BỘ VÀ GIẢI MÃ DỮ LIỆU TRONG MÁY THU IR-UWB TỐC ĐỘ THẤP Chuyên ngành: Kỹ thuật viễn thông Mã số: 62520208 TÓM TẮT LUẬN ÁN TIẾN SĨ KỸ THUẬT VIỄN THƠNG Hà Nội – 2016 Cơng trình hồn thành tại: Trường Đại học Bách khoa Hà Nội Người hướng dẫn khoa học: PGS TS Phạm Văn Bình PGS Vũ Quý Điềm Phản biện 1: GS TS Nguyễn Bình Phản biện 2: PGS TS Đỗ Quốc Trinh Phản biện 3: PGS TS Trương Vũ Bằng Giang Luận án bảo vệ trước Hội đồng đánh giá luận án tiến sĩ cấp Trường họp Trường Đại học Bách khoa Hà Nội Vào hồi 14 30, ngày 18 tháng 03 năm 2016 Có thể tìm hiểu luận án thư viện: Thư viện Tạ Quang Bửu - Trường ĐHBK Hà Nội Thư viện Quốc gia Việt Nam Phần mở đầu Giới thiệu chung UWB 1.1 Khái niệm UWB Truyền thông băng siêu rộng (UWB) kĩ thuật truyền tín hiệu vơ tuyến dải băng tần siêu rộng (không cần cấp phép) với mức công suất thấp sơ đồ thu/phát gần hồn tồn số; thường có độ phức tạp cơng suất tiêu thụ thấp, truyền liệu tốc độ cao tốc độ thấp với độ xác cao 1.2 Tình hình nghiên cứu UWB giới Việt Nam Việc triển khai UWB thực tế nhiều thách thức (i) chi phí triển khai lớn, (ii) máy thu phức tạp hay (iii) khó thực ước lượng kênh đồng tín hiệu Hiện nay, có hai hướng phát triển sử dụng kĩ thuật truyền tham chiếu (TR) thiết kế tối ưu xử lý băng gốc để đạt độ phức tạp tính tốn công suất tiêu thụ thấp Tại Việt Nam, phần nhiều hướng nghiên cứu UWB tập trung vào thiết kế anten mạch tạo xung theo kĩ thuật chaotic UWB mà quan tâm đến thuật tốn xử lý tín hiệu thiết kế xử lý băng gốc cho máy thu IR-UWB Tính cần thiết luận án vấn đề giải Những đột phá công nghệ số thời gian gần kéo theo xuất rộng khắp thiết bị điện tử cá nhân sống ngày Yêu cầu đặt với thiết bị kích thước nhỏ gọn, tiết kiệm lượng, trao đổi thơng tin qua sóng vơ tuyến truyền liệu có độ tin cậy cao với tốc độ thỏa mãn yêu cầu ứng dụng Mặt khác, nguồn tài nguyên tần số ngày khan khiến cho việc phát triển kĩ thuật truyền dẫn không gây can nhiễu lên hệ thống có trở nên cấp thiết UWB xuất ứng viên có khả giải vấn đề vừa nêu Dù vậy, việc triển khai công nghệ cần vượt qua hàng loạt thách thức (i) khó khăn việc định dạng xung UWB, (ii) ước lượng kênh truyền phức tạp, (iii) cần sử dụng ADC tốc độ siêu cao đắt đỏ hay (iv) khó thực đồng tín hiệu Trong luận án này, tác giả hướng tập trung vào vấn đề cụ thể sau: • Vấn đề 1: phát triển thuật tốn xử lý tín hiệu đơn giản hiệu cho máy thu TR-UWB, có khả triển khai thành cơng phần cứng • Vấn đề 2: phát triển thuật tốn đồng tín hiệu cho máy thu UWB IEEE 802.15.4a, tiến tới việc chế tạo DSP băng gốc cho máy thu phần cứng Mục tiêu, đối tượng, phạm vi phương pháp nghiên cứu 3.1 Mục tiêu nghiên cứu • Đề xuất tối ưu hóa thuật tốn xử lý tín hiệu cho máy thu UWB với độ tin cậy cao, độ phức tạp thấp, phù hợp cho ứng dụng WPAN tốc độ thấp • Thiết kế, kiểm tra triển khai thử nghiệm DSP băng gốc UWB FPGA 3.2 Đối tượng phạm vi nghiên cứu Đối tượng nghiên cứu: hệ thống thu/phát số IR-UWB với trọng tâm xử lý tín hiệu số băng gốc cho máy thu chia thành phần sau: • Các thuật tốn xử lý tín hiệu cho máy thu IR-UWB: tách kí hiệu, đồng tín hiệu • Thiết kế số cho DSP băng gốc IR-UWB: thiết kế kiến trúc khối chức năng, thiết kế logic, tích hợp, kiểm tra triển khai hệ thống FPGA Phạm vi nghiên cứu: DSP băng gốc cho máy thu IR-UWB, từ nghiên cứu phát triển thuật toán (lý thuyết) đến triển khai phần cứng (thực hành) 3.3 Phương pháp nghiên cứu • Chất lượng thuật tốn máy thu đánh giá sử dụng phương pháp MonteCarlo MATLAB • Các khối chức cho máy thu UWB thiết kế Simulink trước chuyển sang thiết kế logic FPGA tích hợp thành hệ thống chip • Các cơng cụ tốn học sử dụng để kiểm tra hệ thống UWB • Hệ thống FPGA kết nối với môi trường Simulink/MATLAB để kiểm nghiệm tối ưu hóa Cấu trúc nội dung luận án Nội dung luận án gồm chương Chương giới thiệu tổng quan kỹ thuật UWB, phép phân tích SVD mơ hình kênh IEEE 802.15.4a Chương đề xuất kịch truyền tham chiếu cho máy thu UWB thuật toán máy thu Chương triển khai thuật toán SVD phần cứng sử dụng khối CORDIC tự thiết kế cho máy thu TR-UWB cải tiến Chương phát triển thuật toán đồng cho máy thu UWB IEEE 802.15.4a, đồng thời triển khai máy thu HDL/FPGA Chương Tổng quan truyền thông băng siêu rộng 1.1 Những khái niệm Hệ thống UWB có băng thơng B > 500 MHz hay B > 20%f 1.1.1 c Các phương án triển khai hệ thống UWB Hiện có hai phương pháp để triển khai hệ thống UWB: • Multiband (MB)-OFDM: sử dụng OFDM để chia băng thông thành băng con, sau kí tự liệu điều chế truyền sóng mang • Impulse-Radio (IR)-UWB: truyền xung hẹp miền thời gian (cỡ ns) mà khơng sử dụng sóng mang mức cơng suất phát thấp 1.1.2 Chuẩn hóa ứng dụng IEEE-SA thành lập hai nhóm chuẩn hóa: nhóm 802.15.3a cho ứng dụng tốc độ cao (đang tạm dừng hoạt động) nhóm 802.15.4a cho ứng dụng tốc độ thấp 1.2 Điều chế tín hiệu IR-UWB Phương pháp IR-UWB sử dụng hai kĩ thuật điều chế: PAM PPM 1.2.1 Máy thu RAKE Sử dụng dãy tương quan để nhân tín hiệu nhận với trễ xung mẫu, sau tổng hợp lại để xác định kí tự truyền Nhược điểm: ước lượng kênh truyền phức tạp, sử dụng ADC tốc độ cao 1.2.2 Máy thu truyền tham chiếu Kịch thu/phát tín hiệu, khung gồm hai xung phát xung tham chiếu xung mang tin Ưu điểm: không cần ước lượng kênh truyền ADC tốc độ cao, bỏ qua thao tác đồng phần tương tự máy thu 1.3 Những thách thức q trình nghiên cứu • Phần cứng: biến dạng xung anten, chuyển đổi tương tự-số • Xử lý tín hiệu: đồng bộ, giải mã liệu (khi chưa biết kênh), ước lượng kênh 1.4 Thuật tốn SVD Mọi ma trận X ∈ C m×n phân tích thành: X = UΣV ma trận trực giao Σ ma trận đường chéo 1.5 Mơ hình kênh vơ tuyến UWB 1.5.1 Mơ hình kênh Saleh-Valenzuela H với U, V Các tia đến máy thu theo cụm tia cụm tn theo tiến trình Poisson 1.5.2 Mơ hình kênh UWB IEEE 802.15.4a Mơ hình kênh UWB IEEE 802.15.4a tương tự mơ hình kênh Saleh-Valenzuela, thay đổi số điểm: phân bố Poisson kết hợp cho tia cụm, số suy hao theo thời gian cụm phụ thuộc vào trễ, small-scale fading theo phân phối Nakagami block fading Chương Thuật toán đồng triển khai máy thu TR-UWB FPGA 2.1 Thuật toán đồng Thuật toán đồng hoạt động sau: đầu tiên, máy thu xác định vị trí bắt đầu khung; sau đó, tìm phân khung liệu đoạn tín hiệu thu kT s Dựa nhận xét tất giá trị s ˙ (k−1)T s h (t)dt dương (hoặc R âm) tùy theo dấu s, ta gom tất giá trị lại cách sử dụng cửa sổ trượt Ở đây, việc sử dụng cửa sổ trượt với chiều dài cửa sổ 1/3 chiều dài khung liệu (tức D) để cộng dồn lượng tín hiệu thu, sau thực tìm đỉnh để lúc hồn thành hai thao tác q trình đồng 2.2 Triển khai Simulink HDL Sử dụng phương pháp thiết kế dựa mơ hình (MBD), đó: máy phát, kênh truyền số phần máy thu triển khai Simulink; thuật toán đồng giải mã tín hiệu triển khai phần cứng sử dụng Verilog HDL 2.2.1 Thiết kế Sau qua nhân tương quan, tín hiệu đưa tới DSP băng gốc gồm hai phần datapath controller (Hình 2.2) Mọi xử lý phần datapath điều khiển phần controller với sơ đồ máy trạng thái hữu hạn Hình 2.3 2.2.2 Triển khai ngôn ngữ mô tả phần cứng Bộ DSP băng gốc cho máy thu TR-UWB triển khai sử dụng ngôn ngữ Verilog HDL với đầu vào đầu (Bảng 2.1) File Verilog mô tả khối Hình 2.2 nạp vào mơ hình Simulink Hình 2.1: Hệ thống thu phát TR-UWB Simulink Hình 2.2: Kiến trúc xử lý băng gốc 2.3 Tổng hợp mô 2.3.1 Tổng hợp Thiết kế DSP băng gốc tổng hợp sử dụng Xilinx ISE với bit lượng tử hóa (Bảng 2.2) Hình 2.3: Lưu đồ FSM Cổng Vào / Ra Loại Số bit clk vào Boolean rst vào Boolean start vào Boolean sample_in vào Signed m data_bit Boolean Bảng 2.1: Các đầu vào/ra hệ thống Khối Mainblock Detect_max Number of Slice Registers 52 15 Number of slide LUTs 72 27 Number of fully used LUT-FF pairs 49 14 Number of bonded IOBs 33 33 400 MHz 300 MHz Max frequency Bảng 2.2: Báo cáo tổng hợp dòng Spartan XC6SLX45 package CSG324 Máy thu lấy N mẫu phân khung II tín hiệu x D+(n+1)T s x i,n := x i (nT s ) = s i Z D+nT đó, T s = Tf 3N chu kì lấy mẫu h i (t) h 2(t − D)dt = s sau: i · hn (3.1) s hệ số kênh ”mới” n (n+1)T s hn = Z h (t − D)dt (3.2) nT s Gom mẫu khung thứ i thành vector thu mơ hình liệu: xi = s i · h (3.3) đó, x i = [x i,0 , x i,1 , , x i,N −1 ]T h = [h , h1 , , h N − 1] T Thuật toán ZF Khi biết thơng tin kênh, thuật tốn ZF cho máy thu xây dựng từ mơ hình liệu (3.3) với giả thiết nhiễu đại lượng tương quan chéo nhiễu tín hiệu Khi đó, kí hiệu xác định bởi: s i = signh T (3.4) xi Thuật tốn cải tiến khơng sử dụng tín hiệu dẫn đường (blind) Xét q trình thu/phát M kí tự liên tiếp với giả thiết kênh truyền không đổi quãng thời gian Đưa tất vector x i từ (3.3) thành ma trận, thu mơ hình liệu cho nhiều kí hiệu: [x0 , x , , x M −1 ] = [s h, s 1h, , s X = hs T M −1 h] (3.5) (3.6) Áp dụng SVD cho ma trận X toán xấp xỉ hạng thu đồng thời hai vector h s; sau tách kí hiệu phép định cứng X = UΣV H , ˆs = signv 11 (3.7) (a) (b) Hình 3.2: BER vs SNR cho thuật tốn máy thu khác (a) khả chống sai lỗi thời gian máy thu cải tiến (b) Nhận xét Máy thu ZF sử dụng trọng số h i khác cộng dồn phần tử x i : phần tín hiệu lớn nhân với trọng số lớn tương xứng; máy thu có chất lượng tốt Kết mơ Hình 3.2 (a) cho thấy thuật tốn máy thu cải tiến có chất lượng tốt hẳn máy thu đơn giản từ dB - dB (được cải thiện N tăng) Tuy nhiên, N ≥ 8, chất lượng không cải thiện đáng kể Ngoài ra, khả chống sai lỗi thời gian máy thu cải tiến (Hình 3.2 (b)) tốt: hạn chế BER 0.5 dB 3.2 Thuật tốn tính SVD Thuật tốn tính SVD gồm hai bước: Bidiagonalization: đưa ma trận ban đầu dạng ma trận hai đường chéo, Diagonalization: đưa ma trận hai đường chéo dạng ma trận đường chéo 12 Kết thúc bước 2, phần tử đường chéo ma trận thu singular value ma trận ban đầu Hai bước chéo hóa ma trận sử dụng phép quay có tên Givens Rotation để xoay liên tiếp ma trận ban đầu dạng mong muốn cách nhân ma trận đầu vào với ma trận trực giao 3.3 Thuật toán CORDIC Thuật toán CORDIC xuất phát từ phép quay Givens Rotation góc quay θ thỏa mãn tan θ = ±2 −i Lúc này, phép nhân với tan θ đơn giản hóa phép dịch bit Việc quay góc ngẫu nhiên thay việc quay liên tiếp nhiều góc nhỏ thỏa mãn điều kiện Giá trị tan −1 (2−i ) số lưu sẵn vào nhớ ROM phần cứng Như vậy, thuật tốn CORDIC thể qua hệ ba phương trình: x i+1 = x i − s i yi 2−i y i+1 = y i − s i x i 2−i zi+1 = z i − s i tan −1 (2 −i ) (3.8) CORDIC làm việc hai chế độ: chế độ quay (Rotation) – vector quay góc xác định tham số đầu vào, chế độ Vector (Vectoring) – vector quay trục x ghi lại giá trị góc quay 3.4 Thuật toán CORDIC cải tiến Trên phần cứng, phép quay Givens Rotation thực khối CORDIC qua hai bước: • Bước 1: sử dụng khối CORDIC Vectoring cho cặp (x k , yk ), thu θ, • Bước 2: sử dụng N − khối CORDIC Rotation cho cặp cịn lại với góc quay đầu vào θ Với cách thức trên, khối CORDIC Vectoring quay cặp (x k , yk ) xác định góc quay θ , khối CORDIC Rotation khơng hoạt động phải đợi giá trị đầu vào θ Như vậy, lực tính tốn phần cứng khơng tận dụng triệt để, đồng thời cần có khối tính tốn, xử lý góc quay θ 13 Để cải thiện điều này, vòng lặp CORDIC - Vectoring, cặp (x k , yk ) quay góc nhỏ dựa vào dấu y k số vịng lặp i Các tín hiệu điều khiển đồng thời đưa vào khối CORDIC lại để quay cặp phần tử khác vector đầu vào góc tương tự với cặp (x k , y k ) Như vậy, tất cặp vector đầu vào quay góc θ mà khơng cần sử dụng đến khối tính tốn góc Do góc quay vịng lặp có giá trị xác định, góc quay tổng hợp sau số vịng lặp định thường khơng đạt tới giá trị góc cần quay Sai số tuyệt đối hai giá trị phụ thuộc vào vị trí vector đầu vào mặt phẳng Descartes (Hình 3.3): vector đầu vào thuộc góc phần tư thứ II III, sai số mắc phải lớn (xấp xỉ radian) tăng số vòng lặp lên nhiều (100 vòng lặp) Để khắc phục sai số này, cải tiến đưa quay vector đầu vào góc ±π/2 radian trước tiến hành phép quay CORDIC Hình 3.3: Sai số phép quay CORDIC phụ thuộc vào vị trí vector đầu vào Hình 3.4 cho thấy ảnh hưởng hai yếu tố định dạng liệu đầu vào số vòng lặp lên độ xác khối CORDIC phần cứng Kết mơ cho thấy 14 Hình 3.4: Sai số phép quay CORDIC phụ thuộc vào định dạng liệu số vòng lặp định dạng dấu phẩy tĩnh 8.16 (gồm 16 bit sau dấu phẩy 12 bit trước dấu phẩy – bit thêm vào để chống tràn) 16 vịng lặp thích hợp để triển khai phần cứng Khi đó, phép quay Givens thực khối CORDIC 16 xung clock Sơ đồ ghép nối khối CORDIC cải tiến để thực phép quay Givens thể Hình 3.5, theo đó, tất N khối CORDIC hoạt động lúc (pipeline) dựa tín hiệu điều khiển từ khối điều khiển (CTRL) khối MUX Với thiết kế này, thời gian thực thi phép quay Givens phần cứng giảm từ 30 − 80% so với kiến trúc ban đầu (non-pipeline) tùy vào kích thước ma trận (Bảng 3.1) 15 mxn k 10 20 10 8x4 20 10 16 x 20 10 32 x 16 20 10 64 x 32 20 4x3 # Operations per Second Non-pipeline (N SV D ) Pipeline (N SV D ) 265.957 312.499 143.678 156.249 147.058 208.332 86.206 104.166 49.407 89.284 31.806 44.642 16.005 25.986 11.563 20.832 4.798 6.296 3.875 6.296 N SV D /N SV D 1.174.999 1.087.499 1.416.664 1.208.331 1.807.127 1.403.559 1.623.662 1.801.597 1.312.277 1.624.524 Bảng 3.1: Số phép toán SVD/s X in [N-1:0] Y in [N-1:0] CORDIC CORDIC CORDIC · · ·CORDIC X out [N-1:0] Y out [N-1:0] MSB index ··· MUX MSB ADD/SUB ctrl CTRL i/MUX ctrl Hình 3.5: Phép quay Givens sử dụng khối CORDIC cải tiến 16 Chương Thuật toán đồng cho máy thu UWB IEEE 802.15.4a 4.1 Cấu trúc khung tín hiệu IEEE 802.15.4a Khung tín hiệu UWB IEEE 802.15.4a cấu tạo ba phần: tiêu đề đồng (SHR) gồm hai đoạn SYNC SFD, tiêu đề lớp vật lí (PHR) phần liệu (PSDU) 4.2 Mơ hình tín hiệu kiến trúc máy thu Sơ đồ khối máy thu UWB dò lượng non-coherent thể Hình 4.1 Các mẫu tín hiệu đầu ADC đưa vào khối xử lý tín hiệu số (DSP) để thực đồng giải mã tín hiệu Hình 4.1: Sơ đồ khối máy thu UWB dị lượng non-coherent Tín hiệu đầu vào ADC có dạng: N shr −1 y(t) = X X i=0 4.3 K pbs −1 c2k q(t − kT pr − iT psym − τ ) + n y (t) (4.1) k=0 Thuật toán đồng tín hiệu Luận án đề xuất thuật tốn đồng gồm hai bước: Đồng thô: từ t 0, máy thu nhảy đến vị trí t Đồng tinh: loại bỏ kí tự SHR (từ t 17 1) thuộc đoạn SYNC để thu kí tự PHR s(t) Frame SYNC Frame n PHR+PSDU SFD SYNC SFD PHR+PSDU t y(t) Frame SYNC SFD Frame n PHR+PSDU SYNC SFD PHR+PSDU t τ0 t1 t0 Coarse SYNC Fine SYNC t phr Hình 4.2: Các bước thực đồng tín hiệu 4.3.1 Đồng thơ Q trình đồng thơ thực sau: • Máy thu tạo mẫu tương quan s c dựa K pbs phần tử chuỗi {c k }: sc = [s c0 s c1 s c L s −1 ] với scj = c 2bj/N s c, j = ÷ L s −1 (4.2) • Tín hiệu y (nT s ) đầu ADC chia nhỏ thành nhóm L s mẫu đem nhân với s c để thu mảng g i = [g i0 , gi1 , , g i(Q−1) ], đó: (k+1)N gik = X s c j · yij , k = 0, 1, , (Q − 1) (4.3) j =kN +1 • Tìm kiếm vị trí phần tử cực đại mảng g i : xuất K (K ≤ N sync ) phần tử cực đại liên tiếp có vị trí, lựa chọn thời điểm bắt đầu nhóm mẫu thứ dK/2e vị trí t cần tìm 4.3.2 Đồng tinh Thuật toán đồng tinh gồm hai giai đoạn chính: Ước lượng khoảng thời gian τ (tính từ t 1) đến kí tự SYNC Loại bỏ kí tự SHR cịn lại để nhận kí tự PHR 18 Ước lượng giá trị τ Hình 4.3: Cách thức ước lượng τ A Xác định độ trễ τ h Đặt τ h = mT pr + ε Kí hiệu m˜ n˜ ε giá trị ước lượng m n (n ε = bε/T s c) Giá trị m n ε xác định sau: m, n ε = arg max ≤ m˜ ≤ K ≤ n˜ ε {S [m, ˜ n˜ ε ε ]} (4.4) pbs ≤N s−1 K pbs −1 M −1 c|k−m|˜ K y(tn˜ ε +(k+iK pbs )N s ) pbs P i=0 P k=0 B Xác định khoảng cách ∆ Đặt n ∆ ∼ = ∆/T s Máy thu xem xét vượt ngưỡng tổng: với S[m, ˜ n˜ ε ] , M M −1 S 0[m,n˜ ε ] , M X i=0 X c2|k−m| k∈Γ(m) K pbs y(tn˜ ε + (k + iK pbs )N s ) (4.5) Từ vị trí n ε , máy thu nhảy ngược phía trái n back mẫu, sau bắt đầu tìm kiếm phía phải mẫu S 0[m,n˜ ε ] có giá trị lớn ngưỡng λ (xác định ˆ = n ∆ Ts với n ∆ = n ε − n ε cross (Hình 4.4) cơng thức 4.6), kí hiệu n ε cross Khi đó, ∆ 19 Hình 4.4: Dạng sóng S 0[m,n˜ ε ] (bỏ qua tạp âm) N s −1 λ0 = X S 0[m,n˜ ε ] (4.6) n˜ ε =0 Kết thúc trình ước lượng giá trị τ h ∆, máy thu xác định τ = τ h − ∆ Xác định phần PHR Dễ dàng chứng minh tỉ số công suất phần SHR với phần PHR/PSDU xấp xỉ 3.75 Dựa vào quan sát trên, kí tự PHR phát sau: • Đặt ngưỡng α = f P sync , P sync cơng suất trung bình kí tự mào đầu số < f < 3.75 • Lần lượt so sánh cơng suất trung bình đoạn tín hiệu có chiều dài T psym (tính từ t + τ + T psym ) với α; t phr vị trí bắt đầu đoạn tín hiệu xảy vượt ngưỡng 20 Hình 4.5: Xác suất lỗi thuật tốn đồng thơ T 4.4 Mô kết 4.4.1 Đồng thơ s thay đổi Hình 4.5 cho thấy độ xác thuật tốn đồng thơ khơng phụ thuộc vào tốc độ ADC Do đó, sử dụng ADC tốc độ thấp (ví dụ, f s = 62.5MHz với Ts = 16ns) mà không ảnh hưởng đến khả hoạt động thuật toán 4.4.2 Đồng tinh Độ xác thuật tốn ước lượng τ trình bày luận án so với thuật toán [1] đề xuất thể Hình 4.6 Kết cho thấy, thuật tốn đề xuất hoạt động tốt (có độ xác cao thuật tốn [1]) chu kì lấy mẫu lớn (T s = 8ns 16ns) Hiệu hoạt động thuật toán phát phần PHR với giá trị T s khác D’Amico, Mengali and Taponecco, ”TOA estimation with the IEEE 802.15 4a standard”, IEEE Transactions on Wireless Communications, vol 9, no 7, pg 2238-2247, 2010 21 (a) (b) Hình 4.6: Xác suất lỗi thuật tốn ước lượng giá trị τ với T Ts ∈ {16, 8}ns (b) s ∈ {4, 2}ns (a) Hình 4.7: Xác suất lỗi thuật toán phát PHR với giá trị T s khác nhau thể Hình4.7 cho thấy ảnh hưởng T s lên độ xác thuật tốn khơng đáng kể Điều chứng tỏ thuật tốn hoạt động tốt với ADC tốc độ thấp 22 (a) (b) Hình 4.8: Kết hiển thị dạng sóng (a) kết thử nghiệm thiết kế FPGA (b) với kênh truyền SNR = dB 4.5 Triển khai khối đồng cho máy thu UWB IEEE 802.15.4a FPGA 4.5.1 Thiết kế khối đồng HDL A Yêu cầu kĩ thuật Dữ liệu vào: số nguyên bit không dấu; Dữ liệu ra: dạng nhị phân bit không dấu; Tốc độ xung nhịp yêu cầu: 62.5 MHz B Thiết kế mơ hình FSM cho khối đồng C Mô tả kĩ thuật 4.5.2 Tổng hợp triển khai thử nghiệm FPGA Kiểm tra chức khối đồng Kết trình đồng mô Simulink/HDL để kiểm tra chức khối đồng thể Triển khai FPGA 23 Kết luận chung hướng nghiên cứu Những kết đạt • Kịch TR-UWB: trình bày thuật tốn cho máy thu TR-UWB đơn giản sử dụng phương pháp cửa sổ trượt triển khai thành cơng thuật tốn FPGA với độ xác cao Ưu điểm: linh hoạt việc thay đổi cấu hình cho phù hợp với lực phần cứng (vẫn có khả hoạt động tốt sử dụng ADC với tốc độ lấy mẫu số bit lượng tử hóa thấp) Tác giả giới thiệu thuật toán máy thu cải tiến khơng dùng tín hiệu dẫn đường dựa kĩ thuật SVD để nâng cao độ xác (độ lợi từ 2-4 dB so với máy thu đơn giản) triển khai thành cơng phép tính tốn SVD FPGA sử dụng khối CORDIC tự thiết kế • Kịch UWB IEEE 802.15.4a: phát triển thuật toán đồng tín hiệu hồn chỉnh cho máy thu UWB IEEE 802.15.4a mà không cần sử dụng ADC tốc độ cao loại bỏ thao tác đo công suất tạp âm phức tạp; triển khai thành công máy thu sử dụng thuật toán phần cứng HDL/FPGA Hướng nghiên cứu • Kiểm chứng khả hoạt động thuật tốn đề xuất mơi trường • Phát triển thuật tốn đồng hiệu khả thi cho hệ thống đa người dùng 24 DANH MỤC CÁC CƠNG TRÌNH ĐÃ CƠNG BỐ CỦA LUẬN ÁN Tran Manh Hoang, Luong Duc Bang, Nguyen Hong Son, Le Tuan Nam, Dang Quang Hieu (2012), “Impulse-Radio Ultra-Wideband Communications From Signal Processing Perspectives”, Journal of Science & Technology, pg 54-60, no 88 Hai Viet Nguyen, Manh Hoang Tran (2012), “Synchronization Algorithm and FPGA Implementation for Transmit-Reference UWB Receiver”, The Fourth International Conference on Communications and Electronics (ICCE) 2012, pg 506-511 Tan Nghia Duong, Minh Tu Hoang, Quang Hieu Dang, Manh Hoang Tran (2013), “A Practical Synchronization Algorithm for IEEE 802.15.4a UWB Receivers”, The 2013 International Conference on Advanced Technologies for Communications (ATC’13), pg 170-175 Tran Manh Hoang, Pham Van Binh (2014), “An Improved Blind Algorithm for Transmit-Reference UWB Receivers”, Journal of Science & Technology (Technical Universities), pg 118-121, no 101 Tran Manh Hoang, Ta Xuan Tung, Hoang Phuong Chi, Dang Quang Hieu, Nguyen Duc Minh (2014), “Implementation of Singular Value Decomposition in Hardware”, Journal of Science & Technology (Technical Universities), pg 31-36, no 103 Tran Manh Hoang, Ha Van Phu, Hoang Phuong Chi, Dang Quang Hieu, Nguyen Duc Minh (2015), "Hardware Implementation of a UWB 802.15.4a Receiver", Journal of Science & Technology (Technical Universities), pg 36-40, no 104 ... thu? ??c vào trễ, small-scale fading theo phân phối Nakagami block fading Chương Thu? ??t toán đồng triển khai máy thu TR-UWB FPGA 2.1 Thu? ??t toán đồng Thu? ??t toán đồng hoạt động sau: đầu tiên, máy thu. .. hoạt động thu? ??t tốn 4.4.2 Đồng tinh Độ xác thu? ??t tốn ước lượng τ trình bày luận án so với thu? ??t toán [1] đề xuất thể Hình 4.6 Kết cho thấy, thu? ??t tốn đề xuất hoạt động tốt (có độ xác cao thu? ??t. .. 4.5: Xác suất lỗi thu? ??t tốn đồng thô T 4.4 Mô kết 4.4.1 Đồng thơ s thay đổi Hình 4.5 cho thấy độ xác thu? ??t tốn đồng thơ khơng phụ thu? ??c vào tốc độ ADC Do đó, sử dụng ADC tốc độ thấp (ví dụ, f