Bảo mật bitstream FPGA800

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI TRẦN THANH BẢO MẬT BITSTREAM FPGA Chuyên nghành: Kỹ thuật Điện tử Mã số: 62520203 TÓM TẮT LUẬN ÁN TIẾN SĨ KỸ THUẬT ĐIỆN TỬ HÀ NỘI - 2014 Cơng trình hồn thành tại: Trường Đại học Bách Khoa Hà Nội Tập thể hướng dẫn khoa học: PGS TS Phạm Ngọc Nam TS Nguyễn Văn Cường Phản biện 1: TS Hồ Khánh Lâm Phản biện 2: PGS TS Trần Xuân Tú Phản biện 3: PGS TS Đặng Văn Chuyết Luận án bảo vệ trước Hội đồng chấm luận án tiến sĩ cấp trường họp Trường Đại học Bách khoa Hà Nội Vào hồi 14 giờ, ngày 05 tháng 12 năm 2014 Có thể tìm hiểu luận án tại: Thư viện Tạ Quang Bửu, Trường ĐHBK Hà Nội Thư viện Quốc gia Việt Nam Mở đầu Bảo mật q trình đảm bảo tính bí mật, tính tồn vẹn tính khả dụng tài ngun hệ thống thơng tin mơi trường có nhiều tác nhân để đảm bảo người có quyền hợp pháp truy nhập Hiện nay, bảo mật ngành khoa học cơng ty, tập đồn, quốc gia đầu tư mạnh mẽ, sau cố nghe tầm quốc gia năm vừa qua Trong bảo mật đại, sách, thuật tốn thiết bị điện tử đóng vai trị quan trọng, đối tượng để thực thuật tốn, trao đổi lưu trữ thơng tin bảo mật Một thiết bị điện tử hệ thống nhúng cấu hình lại phần dựa FPGA, tảng công nghệ phát triển mạnh mẽ thay đổi nhanh Vấn đề bảo mật hệ thống dựa FPGA chia thành ba dạng sau: - Hệ thống bảo mật sử dụng FPGA - Bảo mật liệu FPGA - Bảo mật thiết kế FPGA Nội dung luận án tập trung nghiên cứu dạng thứ ba, tức nghiên cứu thực bảo mật thiết kế lõi sở hữu trí tuệ IP thông qua việc bảo vệ file liệu cấu hình (file bitstream) truyền thơng qua mạng Internet hệ thống nhúng cấu hình lại phần dựa FPGA Xu hướng phát triển ứng dụng rộng rãi FPGA FPGA có khả tái lập trình lại phần hoạt động Điều làm cho trở thành lựa chọn hàng đầu so với mạch tích hợp chuyên dụng ASIC, đặc biệt thiết kế yêu cầu chi phí thấp, số lượng có hạn thời gian phát triển ngắn Trong báo cáo “Thị trường FPGA đến năm 2020 - Ưu tiên tăng trưởng FPGA ASICs làm chuyển hướng nhu cầu” hãng nghiên cứu thị trường GBI cung cấp nhìn sâu sắc thị trường FPGA toàn giới đến năm 2020 Trong dự báo cho biết, thị trường FPGA tiêu thụ mạnh mẽ khu vực Châu Á -Thái Bình Dương, đặc biệt Trung Quốc chiếm gần 40% lượng tiêu thụ khu vực Tình hình nghiên cứu bảo mật giới mục tiêu nghiên cứu luận án Nhận thức rằng, công nghệ FPGA ngày phát triển thay đổi liên tục dẫn đến sách biện pháp an ninh sẵn có khơng cịn phù hợp Dưới hướng dẫn PGS.TS Phạm Ngọc Nam TS Nguyễn Văn Cường, tác giả chọn vấn đề “bảo mật bitstream hệ thống nhúng cấu hình lại phần dựa FPGA” làm đề tài nghiên cứu Xuất phát từ việc phân tích vấn đề khách quan hệ thống nhúng dựa FPGA tồn chủ quan nghiên cứu trên, luận án tập trung nghiên cứu thực bốn nội dung khoa học sau đây: Đề xuất Framework end-to-end cho việc cập nhật an toàn từ xa hệ thống nhúng cấu hình lại phần Xây dựng giao thức với tham số đảm bảo an toàn linh động cập nhật từ xa qua mạng Internet Đề xuất giải pháp sử dụng linh hoạt thuật toán bảo mật xây dựng phần cứng phần mềm, kết hợp với thuật toán nén bitstream để tăng hiệu tối ưu tài nguyên hệ thống nhúng cấu hình lại phần dựa FPGA Xây dựng mơ hình mẫu FPGA Xilinx để nghiên cứu, kiểm tra đánh giá tính bảo mật bitstream hiệu hệ thống nhúng cấu hình lại phần đề xuất giải pháp đưa Đối tượng, phạm vi phương pháp tiếp cận nghiên cứu Đối tượng phạm vi nghiên cứu nghiên cứu thực giải pháp bảo mật bitstream hệ thống nhúng cấu hình lại phần dựa vào FPGA công nghệ SRAM cập nhật từ xa qua mơi trường mạng cơng cộng (ví dụ mạng Internet) Phương pháp tiếp cận xây dựng khối chức phần cứng cấu hình lại phần mềm, tích hợp vào hệ thống nhà phát, cho phép cập nhật thay đổi giải pháp bảo mật lúc nào, đâu Tổ chức nội dung luận án Nội dung luận án bao gồm bốn chương Kiến thức tảng trình bày Chương Các nội dung đề xuất thực trình bày Chương Chương Chương trình bày mơ hình mẫu cho việc kiểm tra đánh giá kết đề xuất Cuối kết luận với đóng góp khoa học luận án hướng phát triển nghiên cứu thời gian tới Chương Lý thuyết bảo mật, FPGA hệ thống nhúng Giới thiệu: Chương gồm năm phần Phần trình bày lý thuyết tổng quan bảo mật thuật toán bảo mật mà luận án chọn để thực đề tài nghiên cứu Phần hai trình bày cơng nghệ FPGA Phần ba trình bày hệ thống nhúng cấu hình lại phần dựa FPGA Phần bốn trình bày hệ thống cấu hình lại phần nguy bảo mật bitstream Cuối phần kết luận chương 1.1 Bảo mật 1.1.1 Các khái niệm thuật ngữ Bảo mật (Security) q trình đảm bảo tính bí mật, tính tồn vẹn tính khả dụng tài nguyên hệ thống thông tin, bao gồm phần cứng, phần mềm, liệu truyền thơng Tính bí mật, tính tồn vẹn Hình 1.1 Tam giác u cầu bảo mật CIA tính khả dụng thơng tin ba đối tượng mơ hình bảo mật v gọi tam giác CIA (Confidentiality, Integrity, Availability), xem Hình 1.1 Trong đó: Tính bí mật (Confidentiality) tính giới hạn đối tượng quyền truy xuất đến thơng tin Tính tồn vẹn (Integrity) tính tồn ngun vẹn thơng tin Tính khả dụng (Availability) tính sẵn sàng thơng tin cho nhu cầu truy xuất hợp lệ Ngoài ra, tính tồn vẹn thơng tin mật mã hóa đại mở rộng với tính xác thực tính chịu trách nhiệm: Tính xác thực (Authenticity) đảm bảo liệu, giao dịch, thông tin liên lạc, tài liệu (điện tử vật lý) gốc Tính chịu trách nhiệm (Accountability) hay tính khơng thể chối bỏ Mật mã (Cryptography) kỹ thuật nghệ thuật che giấu thơng tin để giải tốn an tồn truyền thơng có diện bên thứ ba Trong mật mã đại, hệ mật mã thường bao gồm năm thành phần m, c, k, E, D Và q trình mật mã thơng tin bao gồm hai bước: Mã hóa giải mã, xem Hình 1.2 Hình 1.2 Hai bước trình mật mã hóa Trong đó: Mã hóa mật E (Encryption) q trình biến đổi thơng tin gốc (plaintext) m (viết tắt message) với khóa k (key) thành liệu mã hóa c (ciphertext) c Ek (m) (1.1) Giải mã mật D (Decryption) trình ngược lại, chuyển đổi liệu mã hóa c với khóa k thành thơng tin gốc m (1.2) m Dk (c) 1.1.2 Các tiêu chí đặc trưng hệ thống mã mật Một hệ thống mã mật đặc trưng ba tiêu chí sau đây: Phương pháp mã; Số khóa sử dụng; Cách xử lý thông tin gốc 1.1.3 Các thuật toán mã mật 1.1.3.1 Phân loại thuật toán mã mật Có số cách phân loại thuật tốn mã mật khác phân loại theo phương pháp mã hay phân loại theo số khóa sử dụng Tương ứng với nội dung luận án này, thuật tốn mã hóa phân loại dựa số lượng khóa sử dụng để mã hóa giải mã liệu: Mã hóa khóa bí mật; Mã hóa khóa cơng khai Hàm băm bảo mật 1.1.3.2 Độ an tồn thuật tốn mã mật Độ an tồn thuật tốn mã mật xem xét hai khía cạnh: Độ phức tạp thuật tốn Độ dài khóa mã Để thấy giá trị độ dài khóa mã việc ngăn ngừa cơng dị khóa, từ bảo vệ thông tin bảo mật, xem xét số liệu hai bảng Bảng 1.1 sau Kẻ công Hacker thường Công ty nhỏ Công ty vừa Công ty lớn Tổ chức thơng minh Bảng 1.1 Chiều dài khóa tối thiểu cho thuật toán mã mật Thời gian chi phí Độ dài khóa cần Ngân sách Cơng cụ khóa phục hồi thiết sau năm 1995 40 bit 56 bit Nhỏ Máy tính tuần Khơng khả thi 45 bit 38 years 400$ FPGA 50 bit (0,08$) (5.000$) 12 phút 18 tháng 10.000$ FPGA 55 bit (0,08$) (5.000$) 24 giây 19 ngày FPGA (0,08$) (5.000$) 300.000$ 60 bit 0,18 giây ASIC (0,001$) (38$) giây 13 FPGA (0,08$) (5.000$) 10.000.000$ 70 bit 0,005 giây phút ASIC (0,001$) (38$) 0,0002 12 giây 300.000.000$ ASIC giây 75 bit (38$) (0,001$) Số liệu Bảng 1.1 tính tốn dựa kỹ thuật công nghệ năm 1995 Qua ta thấy, việc tìm khóa với độ dài khóa từ 56 bit trở lên khó khăn kẻ công đơn lẻ, công ty đặc biệt tổ chức có đầu tư lớn tài cơng cụ phân tích khóa mã tinh vi hồn tồn dễ dàng 1.1.3.3 Thuật tốn mã hóa khóa bí mật AES Thuật tốn mã hóa tiên tiến AES thuật tốn mã khóa bí mật Viện tiêu chuẩn công nghệ quốc gia Hoa kỳ NIST chọn làm tiêu chuẩn liên bang, có hiệu lực từ ngày 26 tháng năm 2002 Độ phức tạp AES: Về nguyên lý thiết kế mật mã khối, người ta ghi nhận nguyên tắc sở sau để có độ bảo mật cao, việc tạo tính hỗn loạn tính khuếch tán Độ an tồn AES: Theo số liệu Bảng 1.2 ta thấy, thiết kế AES với chiều dài khóa 128, 192 256 bit mang đến cho thuật toán độ an toàn cao cơng khả tính tốn máy tính 1.1.3.4 Thuật tốn mã hóa khóa cơng khai RSA Thuật tốn mã hóa RSA thuật tốn điển hình mã hóa khóa cơng khai RSA xây dựng tác giả Ron Rivest, Adi Shamir Len Adleman học viện MIT vào năm 1977 Cũng thuật tốn mã hóa cơng khai khác, nguyên lý RSA dựa chủ yếu lý thuyết số không dựa thao tác xử lý bit Độ phức tạp thuật tốn RSA: Có hai vấn đề độ phức tạp tính tốn thuật tốn RSA Đó Phép tính mã hóa mật giải mã, Phép tính sinh khóa Độ an tồn thuật tốn RSA: Độ an tồn thuật tốn RSA dựa độ khó tốn phân tích số thành nhân tử Theo lý thuyết, hệ thống RSA bị cơng phương thức sau đây: Vét cạn khóa (thử tuần tự); Phương pháp toán học; Đo thời gian Bảng 1.2 Thử nghiệm độ bảo mật RSA Số thao tác Thời gian Số bit N 100 9,6 x 10 16 phút 12 200 3,3 x 10 38 ngày 15 300 1,3 x 10 41 năm 17 400 1,7 x 10 5.313 năm 19 500 1,1 x 10 3,3 x 105 năm 1024 1,3 x 1026 4,2 x 10 12 năm 2048 1,5 x 1035 4,9 x 1021năm 1.1.3.5 Hàm băm bảo mật SHA Hàm băm thuật tốn khơng sử dụng khóa Kết hàm băm giá trị băm dài cố định tính tốn dựa rõ Từ giá trị băm khó để phục hồi rõ Vì hàm băm đơi cịn gọi hàm rút gọn tin (message digest) hay hàm chiều (one-way function) Các thuật toán băm thường sử dụng để xác thực tin không bị thay đổi hành động chủ quan khách quan đường truyền từ nơi gửi đến nơi nhận 1.2 FPGA 1.2.1 Giới thiệu FPGA thiết bị bán dẫn sản xuất trước (pre-fabricated) lập trình bên ngồi nhà máy để tạo gần loại mạch hay hệ thống kỹ thuật số 1.2.2 Các lĩnh vực ứng dụng FPGA Do tính chất lập trình lập trình lại phần nên FPGA lý tưởng cho việc phát triển nhiều thị trường ứng dụng khác nhau: Quốc phòng hàng không vũ trụ; Tiền thiết kế mẫu ASICs; Điện tử ô tô; Phát thanh; Điện tử tiêu dùng; Trung tâm liệu; Tính tốn hiệu cao lưu trữ liệu; Công nghiệp; Y tế; Bảo mật; Xử lý hình ảnh video; Truyền thơng khơng dây 1.2.3 Cơng nghệ lập trình FPGA Mỗi FPGA dựa cơng nghệ lập trình để điều khiển chuyển mạch đại diện cho khả lập trình chúng Có số cơng nghệ lập trình khác biệt chúng ảnh hưởng đáng kể đến kiến trúc logic FPGA Chúng ta xem xét ba cơng nghệ lập trình sau: 1.2.3.1 Cơng nghệ lập trình dựa SRAM Cơng nghệ lập trình SRAM-based trở thành phương pháp tiếp cận chủ đạo cho FPGA thương mại hai lợi nó: - Khả tái lập trình sử dụng công nghệ xử lý CMOS chuẩn - Chất lượng số lượng lập trình lại gần vô hạn Tuy nhiên FPGA công nghệ lập trình SRAM-based có số nhược điểm sau: Kích thước lớn; Sự bay hơi; Các vấn đề bảo mật 1.2.3.2 Cơng nghệ lập trình dựa flash Một thay để giải số nhược điểm cơng nghệ lập trình dựa SRAM cơng nghệ lập trình dựa vào tế bào nhớ flash Những tế bào không bay Chúng không bị thông tin thiết bị bị nguồn 1.2.3.3 Cơng nghệ lập trình dựa antifuse Ưu điểm cơng nghệ lập trình dựa cầu chì nghịch (antifuse) tiêu tốn tài nguyên nhỏ Với liên kết kim loại-kim loại, khơng có vùng silicon để thực kết nối nên giảm chi phí tài ngun lập trình Sự khơng bay làm cho thiết bị dựa công nghệ lập trình cầu chì nghịch hoạt động mở nguồn Cuối cùng, việc nạp liệu cấu hình cho FPGA thực lần, điều thực mơi trường an toàn giúp cải thiện bảo mật thiết kế FPGA 1.3 Hệ thống nhúng 1.3.1 Giới thiệu Hệ thống nhúng hệ thống xử lý nhúng vào môi trường hay hệ thống lớn Đó hệ thống tích hợp phần cứng phần mềm phục vụ tốn chun dụng nhiều lĩnh vực cơng nghiệp, tự động hoá điều khiển, quan trắc truyền tin Đặc điểm hệ thống nhúng hoạt động ổn định có tính tự động hố cao 1.3.2 Các lĩnh vực ứng dụng hệ thống nhúng Hệ thống nhúng đa dạng, phong phú chủng loại Dưới lĩnh vực quan trọng sử dụng đến hệ thống nhúng Điện tử ô tô; Điện tử hàng không; Đường sắt; Viễn thông; Y tế; Bảo mật; Quân sự; Điện gia dụng; Thiết bị chế tạo; Nhà thông minh; Robot 1.3.3 Các thách thức bảo mật hệ thống nhúng Như biết, mục tiêu thiết kế hệ thống nhúng tính hiệu cao, thiết kế phần mềm khơng thể thực độc lập với phần cứng Vì vậy, cần phải tìm thỏa hiệp tốt tính hiệu tính linh hoạt Điều khó khăn, phương pháp tiếp cận tích hợp địi hỏi người thiết kế cần có kiến thức phần cứng lẫn phần mềm 1.4 Bảo mật bitstream hệ thống nhúng cấu hình lại phần 1.4.1 Hệ thống cấu hình lại phần Cấu hình lại phần khả thay đổi cách linh hoạt khối logic phần cứng cách cấu hình lại phân vùng tương ứng thiết bị tập tin bitstream phần Việc sử dụng cấu hình lại phần cho phép nhà thiết kế di chuyển hệ thống đến thiết bị nhỏ hơn, giảm lượng tiêu thụ cải thiện khả nâng cấp hệ thống Cấu hình lại phần giúp sử dụng tài nguyên phần cứng hiệu cách thực chức cần thiết cần giải phóng khơng cịn dùng đến Với cơng nghệ cấu hình lại phần, phần cứng FPGA thiết kế thành mơ-đun cấu hình lại RM (Reconfigurable Module), sau tổng hợp vào hệ thống Như trình bày Hình 1.13, hệ thống bao gồm phần logic tĩnh ba phân vùng cấu hình lại RP (Reconfigurable Partition) Ứng với phân vùng RP#1, RP#2, RP#3, ta xây Hình 1.3 Ví dụ hệ thống cấu hình lại dựng thành tập mô-đun từng phần phần RM1, RM1,RM3 tương ứng Ví dụ, với tập mơ-đun RM1 ta có mơ-đun chức IP Core1, IP Core2, IP Core3, mơ-đun chức cấu hình vào RP#1 hệ thống hoạt động bình thường Cấu hình lại phần cho phép phận quan trọng hệ thống tiếp tục hoạt động điều khiển FPGA bên ngồi tải thiết kế phần vào mơ đun cấu hình lại Cấu hình lại phần sử dụng để tiết kiệm không gian lưu trữ cách lưu trữ thành phần mà có thay đổi thiết kế 1.4.2 Nguy đe dọa bảo mật tính cấp thiết bảo mật thiết kế hệ thống nhúng dựa FPGA Các nguy bảo mật Có nhiều mối nguy bảo mật liên quan đến bảo mật thiết kế, mối nguy có tác động riêng Một số liên quan đến lợi ích tài công ty, mối nguy khác đe dọa an tồn cá nhân chí an ninh quốc gia Các mối nguy dẫn đến tình vi phạm quyền khác nhau, là: - Kỹ thuật giải mã công nghệ (Reverse engineering); Nhân (Cloning); Làm vượt số lượng (Overbuilding); Giả mạo (Tampering) Các công vào thiết kế FPGA Tấn công vào thiết kế FPGA kẻ cơng mong muốn có thiết kế FPGA mà không cần đầu tư thời gian nguồn lực cho thiết kế, chúng khai thác lỗ hỗng bảo mật để truy cập vào hệ thống nhằm trộm cắp thông tin phá hoại hệ thống Một số dạng công vào hệ thống FPGA dựa SRAM tiêu biểu sau: - Giải mã bitstream; Tấn cơng phát lại Ngồi ra, cịn số dạng công khác như: Giả danh (Spoofing), Kênh bên (SideChannel), Chèn lỗi (Fault Insertion), v.v., trình bày chi tiết Các sách bảo mật FPGA ngày sử dụng nhiều sản phẩm quốc phòng, hàng khơng vũ trụ thường trở thành lõi hệ thống Điều gia tăng tầm quan trọng việc bảo vệ lõi IP chứa FPGA bảo vệ liệu xử lý FPGA Nhận thức mối đe dọa bảo mật tăng lên làm sở để thúc đẩy thiết kế bảo mật, cộng đồng an ninh Mỹ ban hành tập hợp sách tiêu chuẩn - Quy trình kiểm định chứng nhận đảm bảo thông tin quốc phịng Mỹ (DIACAP) - Các tiêu chuẩn xử lý thơng tin liên bang (FIPS) ban hành Viện tiêu chuẩn công nghệ quốc gia Hoa Kỳ (NIST) tiêu chuẩn áp dụng cho tất quan phủ Các sách tiêu chuẩn chuẩn hóa, ban hành nhà thiết kế tham khảo, áp dụng rộng rãi toàn giới Các biện pháp bảo mật Điểm yếu bảo mật thứ FPGA dựa SRAM việc nạp lại cấu hình từ nguồn bitstream lưu trữ bên cấp điện cho chúng Điểm yếu thứ hai lợi riêng biệt việc cập nhật từ xa cấu hình lại nơi người dùng cuối Điểm yếu phát sinh rủi ro tiềm ẩn nguy từ dạng công khác đường truyền dẫn Các giải pháp bảo mật nhằm hạn chế điểm yếu mật mã hóa xác thực bitstream bổ sung tham số đặc biệt giao thức cập nhật từ xa: - Mã hóa bitstream; Xác thực bitstream; Các tham số bổ sung Các tồn tại, yếm Lỗ hổng bảo mật hệ thống hình thành từ nhiều nguyên nhân khác khau Một số lỗ hổng nguyên nhân khách quan có số sinh lỗi chủ quan người: - Tự thỏa mãn; Biện pháp an ninh không đầy đủ; Cửa quay lại (Back door); Các khiếm khuyết thiết kế; Các khiếm khuyết thiết bị quản lý cập nhật máy khách CuM phía người sử dụng Hình 2.2 mô tả thông tin liên lạc SuM CuM Mỗi phiên giao dịch bắt đầu với tin "GetUpdate" ban đầu từ SuM tin phản hồi "ResUpdate" từ CuM Trong tin "GetUpdate" "ResUpdate", hai bên trao đổi tham số cần thiết cho phiên cập nhật an tồn, ví dụ số dùng lần "Nonces", số định danh FPGA F, phiên bitstream V, số giấy phép quyền NPiLS, v.v Sau đó, tham số chuyển đổi cách gián tiếp vào mã xác thực tin MAC thông qua việc thực hàm băm SHA Điều đảm bảo việc xác thực tươi liệu nhận phiên giao dịch đơn giản dùng giá trị MAC mà không cần phải lặp lại tham số liệu cũ trao đổi trước 2.2.1 Giao thức cập nhật từ xa an toàn Giao thức cập nhật từ xa an toàn bao gồm hai thuật tốn tương ứng với hai phía hệ thống: Thuật tốn cho phía FPGA (tức phía người sử dụng) thuật tốn cho phía nhà cung cấp dịch vụ Đầu tiên, tập trung thảo luận thuật toán phía FPGA, thuật tốn chạy thiết bị với nhiều hạn chế tài nguyên phần cứng Các tham số giao thức lưu trữ sở liệu hồ sơ người dùng nhà cung cấp dịch vụ bên phía người sử dụng Các tham số là: SKS: F: P i: VPi : Lmax: AE: AC : VPiNVM: NCuM: LPiU: NPiLS: VPiU : NSuM: F e , Pe, Ve : Nmax: PB: Mx: 2.2.2.1 Khóa bảo mật chia sẻ SuM Số định danh FPGA Số định danh phân vùng cấu hình lại FPGA Số phiên bitstream hoạt động Độ dài tối đa bitstream phần phân vùng Pi Thuật tốn mã hóa sử dụng Thuật toán nén sử dụng Số phiên bitsream lưu trữ nhớ không bay Giá trị đếm lưu nhớ không bay CuM Độ dài bitstream phần tải lên Số quyền bitstream phần Số phiên bitstream tải lên Số Nonce tạo SuM Giá trị mong đợi F, P i,VPi Giới hạn NNVM Bitstream phần dạng nén Các giá trị MACs Thuật toán - Thuật toán bên phía người dùng FPGA Start: Receive(C, Fe, Pi , VPie , LPiU, Nmax, NSuM, M0 ) if LPiU Lmax then goto 34 if C ≠ “GetUpdate” then goto Start: VPiNVM := VPi ReadNVM(NCuM ) 11 M’0 = MAC(C, F e, P i, VPie, LPiU , Nmax, NSuM) S := (M0 = M’0) (VPie = VPi) (Fe = F) (NCuM < N max) if S then 10 NCuM := NCuM + 11 WriteNVM(NCuM) 12 else goto Start: 13 end if 14 MK := MAC(F, P i , VPi , SKS) 15 MLS := MAC(F, P i, VPi , NPiLS) 16 M1 := MAC(“ResUpdate”, F, Pi, VPi, Lmax, NCuM, AE, AC, MK, MLS, M0) 17 Send(“ResUpdate”, F, Pi , VPi , Lmax , NCuM, AE, AC, MK, MLS, M1) 18 Receive(C, M2) 19 if M2 ≠ MAC(C, M1) then goto Start: 20 if C = “Update” then 21 Receive(PB, M3 ) 22 If M3 ≠ MAC(PB, M2) then goto Start: 23 Receive(“UpFinish”, VPiU, M4) 24 if M4 ≠ MAC(“UpFinish”, VPiU, M3) then goto Start: 25 Decrypt() 26 Decompress() 27 ReconfCtr() 28 VPiNVM := VPi 29 M5 = MAC(“UpConfirm”, VPiNVM, M4) 30 Send(“UpConfirm”, VPiNVM, M5) 31 end if 32 if C= “Abort” then goto Start: 33 UpUserprofile(F, P i, VPi , Lmax, NCuM, AE, AC ) 34 Warn(“Resize your partial reconfigurable partition”) Trong đó: - GetUpdate, Update, UpFinish, Abort tin gửi từ máy chủ cập nhật ResUpdate, UpConfirm tin gửi từ FPGA đến máy chủ cập nhật Decrypt(), Decompress(), ReconfCtr() hàm giải mã, giải nén cấu hình lại UpUserprofile thị lệnh cập nhật hồ sơ người dùng 2.2.2 Phân tích bảo mật 2.2.3.1 Tính bí mật tính xác thực Trong giao thức đề xuất, phía FPGA, giải mã xác thực ln ln thực thực phần cứng phần mềm nhúng Do vậy, bitstream phần chuyển giao thông qua Internet mã hóa để chống lại cơng nhân kỹ thuật đảo ngược Các bước q trình trao đổi ln xác thực để đảm bảo tính tươi mới, tính tồn vẹn tính gốc bitstream, nhằm ngăn chặn công phát lại 2.2.3.2 Giá trị tham số NSuM số ngẫu nhiên đủ lớn để việc tái lại thơng thực tế khơng thể Việc sử dụng từ 64-bit cho NSuM đảm bảo kẻ công với lực thực 103 truy vấn giây phải vài thập kỷ để tìm giá trị trùng lặp 12 Giao thức đề xuất sử dụng khóa SKS dài 256-bit cho thuật tốn mã hóa AES Thuật tốn AES coi an tồn, có nghĩa liệu mã hóa với thuật tốn AES khơng bị phá vỡ Chiều dài khóa 256 -bit thuật toán AES đủ để bảo vệ thơng tin thuộc loại bí mật Các giá trị MAC M0, M1 , M2, M3,v.v tạo hàm băm SHA-512 có chiều dài 512-bit Các giá trị MAC cung cấp mức an toàn cao cơng dị Các tham số khác Pi, Vi, LMax, v.v tham số phục vụ cho việc cấu hình lại phần Kích thước chúng phụ thuộc vào ứng dụng định nghĩa người dùng 2.3 Giao thức trao đổi khóa 2.3.1 Giao thức trao đổi khóa qua trung tâm xác thực Đây mức độ an toàn cao trao đổi khóa Khóa bên ln chứng thực trung tâm xác thực trước thực giao dịch liệu Chi tiết mơ tả Hình 2.3 bước tiến hành sau: Hình 2.2 Giao thức trao đổi khóa xác thực TAut Tại phiên giao dịch, hai khóa PKV SKS ln trao đổi xác thực qua TAut Riêng khóa riêng SKV khơng trao đổi Khóa cơng khai PKV khơng cần phải giữ bí mật nên trao đổi qua mạng khơng cần thiết phải mã hóa Chỉ khóa bí mật SKS cần phải bảo mật mã hóa khóa PKV trước gửi qua Internet Giao thức trao đổi khóa an tồn mơ tả chi tiết thuật toán sau 2.3.1.1 Thuật toán - Thuật tốn bên phía nhà thiết kế hệ thống S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 Generate(NSuM) M0 = HMAC(“ReqIP”, SID , VID , NSuM) Send(“ReqIP”, SID, VID, NSuM, M0) Receive(“ReqSKS”, PKV, M1) M1’ = HMAC(“ReqSKS”, PKV, M0) If M 1’ ≠ M1 then goto S1 M2 = HMAC(“VerifyPKV”, SID , VID, TAID , PK V, M1) Send(“VerifyPKV”, SID, VID, TAID, PK V, M1, M2) Receive(“ConfirmPKV ”, M3) M3’ = HMAC(“ConfirmPK V”, M2 ) If (“ConfirmPKV ” ≠ PK V_OK) or M3’ ≠ M3 then goto S1 13 S12 M4 = HMAC(EncryptedSKS, M1) S13 Send(EncryptedSKS, M4 ) S14 Receive(EncryptedIP, M7) 2.3.1.2 V1 V2 V3 V4 V5 V6 V7 V8 V9 V10 V11 V12 V13 V14 V15 Thuật tốn – Thuật tốn bên phía nhà cung cấp IP Receive(“ReqIP”, SID, VID, N SuM, M0) M0’ = HMAC(“ReqIP”, SID, VID, NSuM) If M 0’ ≠ M0 then goto V1 M1 = HMAC(“ReqSKS”, PKV, M0 ) Send(“ReqSKS”, PKV, M1) Receive(EncryptedSKS, M4 ) M4’ = HMAC(EncryptedSKS, M1) If M 4’ ≠ M4 then goto V1 M5 = HMAC(“VerifySKS”, EncryptedSKS, M4) Send(“VerifySKS”, EncryptedSKS, SID, VID, PK V, M4, M5) Receive(“ConfirmSKS”, M6 ) M6’ = HMAC(“ConfirmSKS”, M5) If (“ConfirmSKS ” ≠ SKS_OK) or M6’ ≠ M6 then goto V1 M7 = HMAC(EncryptedIP, M6) Send(EncryptedIP, M7 ) 2.3.1.3 Thuật toán – Thuật tốn bên phía trung tâm xác thực T1 Receive(“VerifyPKV”, SID, VID, TAID , PKV, M1, M2) T2 M2’ = HMAC(“VerifyPKV”, SID, VID , TAID, PK V, M1) T3 If M2’ ≠ M2 then goto T1 T4 M3 = HMAC(“ConfirmPKV”, M2 ) T5 Send(“ConfirmPKV”, M3) T6 Receive(“VerifySKS”, EncryptSKS, SID, VID, PKV, M4, M5) T7 M5’ = HMAC(“VerifySKS”, EncryptedSKS, M4 ) T8 If M5’ ≠ M5 then goto T1 T9 M6 = HMAC(“ConfirmSKS”, M5) T10 Send(“ConfirmSKS”, M6) 2.3.2 Giao thức trao đổi khóa qua khơng qua trung tâm xác thực Hình 2.3 Giao thức trao đổi khóa khơng qua trung tâm xác thực 14 Khi bên tin tưởng lẫn nhau, trao đổi khóa khơng cần phải qua trung tâm xác thực Tuy nhiên, để phịng ngừa rủi ro, khóa đối xứng theo phiên (sau gọi khóa phiên) đề xuất sử dụng Khóa phiên khóa đối xứng sử dụng cho trao đổi khác đối tác Khóa tạo cho phiên giao dịch để loại bỏ yêu cầu bảo trì lưu trữ Mỗi khoá sử dụng lần với tin Các thuật toán việc trao đổi khóa an tồn SysInt IPVend, Hình 2.4a, SysInt User, Hình 2.4b, mơ tả đó, khóa phiên SSKS tạo SysInt SysInt sử dụng PK V để mã hóa khóa phiên gửi cho IPVend 2.3.2.1 Thuật tốn 6: Thuật tốn bên phía nhà tích hợp hệ thống S1 S2 S3 S4 S5 S6 S7 S8 S9 Generate(NSuM, SSKS) M0 = HMAC(“ReqIP”, SID, VID , NSuM) Send(“ReqIP”, SID, VID, N SuM, M0) Receive(“ReqSSKS”, PKV, M1) M1’ = HMAC(“ReqSSKS”, PKV, M0 ) If M1’ ≠ M1 then goto S1 M2 = HMAC(EncryptedSSKS, M1) Send(EncryptedSSKS, M2) Receive(EncryptedIP, M3) 2.3.2.2 Thuật tốn 7: Thuật tốn bên phía nhà cung cấp IP V1 Receive(“ReqIP”, SID , VID, NSuM, M0) V2 M0’ = HMAC(“ReqIP”, SID, VID, NSuM) V3 If M0’ ≠ M0 then goto V1 V4 M1 = HMAC(“ReqSSKS”, PKV, M0) V5 Send(“ReqSSKS”, PKV, M1) V6 Receive(EncryptedSSKS, M2) V7 M2’ = HMAC(EncryptedSSKS, M1) V8 If M2’ ≠ M2 then goto V1 V9 M3 = HMAC(EncryptedIP, M2) V10 Send(EncryptedIP, M3 ) 2.3.3 Phân tích bảo mật Độ an tồn tính bảo mật tham số NSuM, độ dài khóa thuật tốn mã hóa tương tự phân tích phần 2.2.3 Phân phân tích tiếp số bổ sung giao thức trao đổi khóa an tồn Khóa thiết bị cụ thể tạo quản lý theo nhiều cách khác Ví dụ, SKS tạo xác thực TAut, lưu trữ sở liệu máy chủ cập nhật Hoặc khóa phiên SSKS tính tốn từ số định danh F số sử dụng lần NSuM: 15 SSKS EKM ( F, NSuM ) (2.1) Trong khóa KM biết đến máy chủ cập nhật Hoặc theo cách khác, số định danh F sử dụng khóa cơng khai để máy chủ cập nhật trao đổi an tồn khóa bí mật SKS, SSKS với thiết bị đầu cuối Thuật bất đối xứng RSA sử dụng để bảo vệ khóa đối xứng trao đổi qua mạng Việc tìm khóa riêng từ khóa cơng khai biết khó khăn Hơn nữa, khóa riêng khơng trao đổi qua mạng, nguy bị rị rỉ khóa xảy Có nghĩa việc bảo vệ khóa đối xứng trao đổi qua mạng thuật tốn khóa cơng khai cách thực an toàn 2.4 Đánh giá so sánh với nghiên cứu liên quan Các nghiên cứu trước chưa xem xét cách đầy đủ khía cạnh giải pháp tổng thể cho toán bảo mật bitstream hệ thống nhúng cấu hình lại phần dựa FPGA cập nhật từ xa qua mạng công cộng với nhiều rủi ro đường truyền dẫn Đó lý mà tác giả đề xuất framework xây dựng giao thức cập nhật an toàn trình bày Kết cụ thể Bảng 2.1 sau Bảng 2.1 So sánh thực bitstream hệ thống Các nghiên cứu Mã hóa Xác thực [31] x x [19] x x [30] x x Nén Giao thức cập nhật từ xa x Cấu hình Hệ thống nhúng phần x x [90][91] x [93][94] x [95] Framework luận án Trao đổi khóa x x x x x x x x x x 2.5 Kết luận chương Qua chương này, tác giả thực hai cơng việc Đó là: - Đã đề xuất trình bày framework cho việc bảo mật bitstream hệ thống nhúng cấu hình lại phần dựa FPGA cập nhật từ xa qua mạng internet Framework tác giả cấu trúc hoàn chỉnh linh hoạt dành cho nhà thiết kế hệ thống người dùng thực giải pháp an ninh cho hệ thống - Một phần quan trọng framework giao thức truyền thơng an tồn chế đảm bảo an toàn cập nhật bitstream Tác giả đề xuất xây dựng giao thức với tình trao đổi cập nhật bitstream khác Giao 16 thức với tham số đáp ứng cho việc cập nhật an toàn hệ thống nhúng cấu hình lại phần mà số nghiên cứu trước chưa đề cập đến Chương Nâng cao hiệu tính linh hoạt bảo mật bitstream hệ thống cấu hình lại phần dựa FPGA Giới thiệu: Chương tác giả xem xét đến việc sử dụng tối ưu tài nguyên hệ thống cách đề xuất giải pháp xây dựng giải mã xác thực khu vực cấu hình lại phần Các mã hóa giải phóng khỏi khu vực cấu hình lại khơng sử dụng đến thay vào ứng dụng hữu ích khác Ngồi ra, để giảm dung lượng nhớ lưu trữ bitstream, tác giả sử dụng giải pháp nén bitstream Và để cải thiện hiệu hệ thống, tác giả sử dụng bus tốc độ cao AXI với FIFO hỗ trợ FPGA đại 3.1 Tối ưu hóa tài nguyên phần cứng 3.1.1 Tối ưu hóa tài nguyên logic Trong thiết kế bảo mật, tác giả xây dựng mã hóa, xác thực nén bitstream phần cứng phần mềm Đối với phần cứng, tác giả xây dựng mã hóa xác thực phần logic cấu hình lại Sơ đồ hệ thống thể Hình 3.1 3.1.1.1 Phân tích đánh giá kết Sự linh động tiết kiệm tài nguyên cho hệ thống giải thích sau: - Các mã hóa AES xác thực SHA phát triển, nâng Hình Sơ đồ khối hệ thống nhúng cấu cấp tái sử dụng cách linh hình lại dựa FPGA động có yêu cầu mà khơng cần phải thiết kế lại tồn hệ thống - Như số liệu Bảng 3.1, ta thấy tài nguyên sử dụng cho AES-256 SHA512 chiếm phần đáng kể FPGA Spartan-6 Xilinx Việc giải phóng phần tài nguyên thực cần thiết hữu ích Bảng 3.1 Sử dụng phần cứng AES-256 SHA-512 Lõi IP AES-256 SHA-512 Tài nguyên sử dụng Registers LUTs Slice 3.096 (5,67%) 3.751 (13,74%) 1.293 (18,95%) 2.246 (4,11%) 2.299 (8,42%) 848 (12,48%) 17 3.1.2 Tối ưu vùng nhớ lưu trữ Nén bitstream công việc quan trọng thiết kế hệ thống cấu hình lại làm giảm kích thước bitstream để giảm yêu cầu nhớ lưu trữ Nó cải thiện băng thơng truyền tải mạng giảm thời gian cập nhật hệ thống Đặc biệt hệ thống cấu hình lại phần Tỉ số nén thường sử dụng để tính toán hiệu kỹ thuật nén định nghĩa sau: CP (3.1) OP Trong CR (Compression Ratio) tỉ số nén, CP (Compressed Program) kích thước chương trình nén, OP (Original Program) kích thước chương trình gốc ban đầu Như vậy, thuật tốn nén tốt có tỉ số nén nhỏ 3.1.2.1 Xây dựng thuật toán nén RLE máy chủ cập nhật Thuật tốn chương trình nén chạy máy tính với liệu đầu vào file bitstream đầu file *.bit nén Như trình framework chương 2, tất bitstream máy chủ cập nhật nén lưu trữ kho liệu Chương trình nén xây dựng phần mềm Visual C++ 3.1.2.2 Xây dựng thuật toán giải nén RLE hệ thống nhúng Thuật toán giải nén thực thành công hệ thống nhúng cấu hình lại phần dựa FPGA Kết đạt Bảng 3.2 sau: CR Bảng 3.2 Kết giải nén bitstream hệ nhúng dựa FPGA Dung lượng bitstream nén (KB) Thời gian giải nén (s) Tốc độ giải nén (KB/s) 44 3,125 14,08 77 8,981 8,57 84 11,232 7,48 319 44,934 7,10 450 119,587 3,76 Bảng 3.2 thể mối quan hệ thời gian giải nén kích thước bitstream nén Chúng ta thấy với bitstream có kích thước lớn tốc độ giải nén giảm Lý file bitstream kích thước lớn thường đạt tỉ lệ nén thất Điều hoàn toàn phù hợp với lý thuyết thuật toán nén nêu trên, “tỉ lệ nén tốt thời gian giải nén tăng hay tốc độ giải nén chậm” 3.1.2.3 Đánh giá kết Kết khảo sát phụ thuộc tỉ số nén CR vào dung lượng file bitstream đầu vào Bảng 3.3 18 Bảng 3.3 Kết nén bitstream máy tính Dung lượng bitstream gốc (KB) Dung lượng bitstream nén (KB) Tỉ lệ nén (%) 72 44 61.11 278 77 27.70 469 84 17.91 1450 319 22.00 9017 450 4.99 Ta thấy tỉ số nén có xu hướng giảm mà kích thước file bitstream đầu vào tăng Tỉ số nén giảm giải thích sau: kích thước file bitstream tăng số lượng bit lặp lại liên tiếp lớn nhiều, đặc biệt thiết kế không sử dụng hết tài nguyên FPGA 3.2 Nâng cao hiệu hệ thống Như trình bày mục 3.2, thiết kế giải mã AES-256 xác thực SHA-512 phần cứng cấu hình lại phần để sử dụng tối ưu tà i nguyên hệ thống đáp ứng yêu cầu bảo mật hiệu thực Sự đóng góp mục việc áp dụng hệ thống kiến trúc bus AXI4 tốc độ cao cho phép đọc ghi bitstream khối xây dựng AXI-master giúp tăng tốc độ thực thuật toán mật mã cấu hính lại hệ thống 3.2.1 Xây dựng hệ thống Để nâng cao hiệu hệ thống, tác giả thiết kế bố trí khối chức miêu tả Hình 3.3 Trong khối mã hóa xác thực thực khu vực cấu hình lại phần giao tiếp với DDRAM thông qua hai FIFO quản lý khối AXI Master 3.2.2 Thực đánh giá kết Kết thực nghiệm xây dựng FPGA Xilinx Virtex-6 Tài nguyên phần cứng sử dụng cho mã hóa AES-256 SHA-512 chiếm phần nhỏ tài nguyên hệ thống, xem Bảng 3.4 Hình 3.2 Sơ đồ khối hệ thống Nhờ sử dụng AXI Master với hai đệm liệu FIFO, hiệu suất thực AES-256 SHA-512 cải thiện khoảng bốn lần nhanh hơn, thể Bảng 3.5 19 Bảng 3.4 Sử dụng phần cứng AES-256 SHA-512 Tài nguyên sử dụng Registers LUTs Slice AES-256 3.096 (1,02%) 3.751 (2,38%) 1.293 (3,43%) 2.246 (0,74%) 2.299 (1,46%) 843 (2,25%) SHA-512 443 (0,15%) 1.387 (0,92%) 455 (1,19%) AXI-Master Lõi IP Bảng 3.5 Hiệu thực SHA-512 AES-256 Thơng lượng Khơng có AXI-Master Có AXI-Master SHA-512 73,8 Mbps 309,9 Mbps AES-256 126,4 Mbps 492,9 Mbps 3.3 Đánh giá so sánh với nghiên cứu liên quan Lõi IP Giải pháp tác giả thực khối AES SHA vùng logic cấu hình lại phần để tăng tính linh hoạt thay đổi lựa chọn thuật toán mã Vấn đề tài nguyên (slice) hệ thống có nhiều giải giải phóng mã hóa khơng sử dụng đến Vấn đề tốc độ thực cải thiện nhiều so với việc sử dụng vi xử lý nhúng Tuy không đạt tốc độ cao phương pháp Hori đồng (do tác giả thực AES-GCM vùng logic tĩnh), Bảng 3.6, ta thấy kết gần tương đương (do sử dụng AES-256 SHA-512 thay AES-128 SHA-256) Đối với ứng dụng bảo mật cập nhật từ xa, thường xảy khơng thường xun, tính linh động thực xem lựa chọn ưu tiên hàng đầu Bảng 3.6 Hiệu mã hóa hệ thống bảo mật Hệ thống FPGA Hori đồng XC5VLX50T Hệ thống XC6VLX240T Thuật toán Slice AES-128 SHA-256 AES-GCM AES-256 SHA-512 675 (10%) 567 (7%) 1,226 (16%) 1.293 (3,43%) 843(2,25%) Thông lượng 1.164 Mbps 701 Mbps 1.067 Mbps 492,9 Mbps 309,9 Mbps 3.4 Kết luận chương Trong chương này, với mục tiêu tăng hiệu năng, tính linh hoạt tối ưu tài nguyên hệ thống hệ thống nhúng cấu hình lại phần thực giải pháp bảo mật đề xuất chương 2, tác giả đề xuất thực hiện: - Sử dụng thuật tốn mã hóa xác thực khu vực cấu hình lại , đảm bảo tất file bitstream phần ln ln mã hóa xác thực trước trao đổi qua mạng cập nhật lại hệ thống Việc thêm giải mã AES-256 xác thực SHA-512 làm cho hệ thống an toàn hơn, tốc độ thực nhanh mà không làm tăng đáng kể tài nguyên hệ thống 20 - - Sử dụng thuật toán nén RLE để nén bitstream Thuật toán cho kết tốt thể tỉ số nén giải pháp giải nén thực dễ dàng hệ thống nhúng dựa FPGA Kỹ thuật nén kết hợp với khả cấu hình lại phần FPGA đem đến giải pháp hiệu việc giảm dung lượng nhớ lưu trữ làm giảm thời gian cập nhật hệ thống Giải pháp sử dụng lõi AXI-Master với hai đệm liệu FIFO giải vấn đề băng thông vi xử lý nhúng phần logic cấu hình Như vậy, hệ thống nhúng dựa FPGA, với lõi tăng tốc có sẵn sử dụng để tăng thơng lượng cho ứng dụng bảo mật Chương Mô hình thử nghiệm hệ thống cấu hình lại phần dựa FPGA Giới thiệu: Chương trình bày bước, cơng cụ để xây dựng mơ hình mẫu thiết bị FPGA ML605 Virtex-6 XC6VLX240T Xilinx FPGA Atlys Spartan6 LX45 Digilent giúp cho việc kiểm tra đánh giá bảo mật hệ thống nhúng cấu hình lại đề xuất chương Mơ hình với các mã thuật toán cung cấp đầy đủ sở liệu quan trọng cho nghiên cứu kế thừa sau 4.1 Xây dựng hệ thống 4.1.1 Cài đặt hệ thống Tác giả xây dựng hệ thống mẫu thử nghiệm bao gồm tảng nhúng cấu hình lại dựa board phát triển FPGA ML605 Virtex-6 XC6VLX240T Xilinx máy tính xách tay đóng vai trị nhà cung cấp dịch vụ (Hình 4.1) Board FPGA ML605 Virtex-6 XC6VLX240T máy tính xách tay kết nối với thông qua kết nối Ethernet Một hệ thống tương tự thực để so sánh hiệu tài nguyên hệ thống board phát triển FPGA Atlys Spartan-6 LX45 Hình 4.1 Hệ thống mẫu thử nghiệm Việc tác giả chọn hai dòng FPGA khác giúp cho việc khảo sát đánh giá đầy đủ để giúp cho nhà thiết kế bảo mật có lựa chọn phù hợp 21 4.2 Kết đánh giá Để thể tính linh hoạt tính đa dạng thực bảo mật bitstream framework đề xuất, tác giả xây dựng khối mã hóa xác thực theo hai cách sau: - Hoàn toàn phần mềm - Kết hợp phần cứng phần mềm Việc mã hóa xác thực bitstream bắt buộc framework giao thức an toàn cập nhật tác hệ thống bảo mật đại Vì vậy, tốc độ thực mã hóa xác thực có yếu tố định tồn trình cập nhật hệ thống Tùy thuộc vào thiết bị, việc lựa chọn thực phần cứng hay phần mềm cho kết thích hợp 4.2.1 Giải pháp phần mềm Bảng 4.1 tóm tắt kết thực phần mềm thuật tốn xem xét hai tham số: kích thước nhớ thơng lượng thuật tốn Bảng 4.1 Kết thực phần mềm với FPGA Atlys Spartan-6 Thuật Số dịng lệnh Thơng lượng Kích thước toán C (Kbps) nhớ (KB) AES-256 488 62,5 17 SHA-512 500 135 17 RSA 66 0,29 RLE 120 247 Mặc dù việc thực phần mềm chậm so với việc thực phần cứng, khơng tiêu thụ thêm nguồn tài nguyên phần cứng FPGA Trong việc thực phần cứng chiếm xấp xỉ 31,5% tài nguyên Slice FPGA Spartan-6 LX45, xem Bảng 4.2 4.2.2 Giải mã xác thực phần cứng Kết tài nguyên sử dụng tốc độ thực thể tương ứng Bảng 4.2 4.3 Kết cho thấy tài nguyên phần cứng sử dụng cho giả mã AES-256 xác thực SHA-512 tương đối lớn, chiếm 18,95% 12,48% tài nguyên Slice FPGA Spartan-6 LX45 Tuy nhiên, thông lượng hệ thống tăng đáng kể so với việc sử dụng phần mềm Bảng 4.2 Sử dụng tài nguyên phần cứng AES-256 SHA-512 (Atlys Spartan-6) Lõi IP Tài nguyên sử dụng AES-256 Registers 3.096 (5,67%) SHA-512 2.246 (4,11%) 22 LUTs Slice 3.751 (13,74%) 1.293 (18,95%) 2.299 (8,42%) 848 (12,48%) Bảng 4.3 Hiệu thực FPGA Atlys Spartan-6 Thuật tốn Thơng lượng AES-256 13,8 Mbps 30 Mbps SHA-512 Giải pháp mà tác giả đề xuất thực mã hóa xác thực khu vực cấu hình lại phần giải hai vấn đề: - Tiết kiệm tài nguyên hệ thống cách giải phóng mã hóa xác thực không cần dùng đến - Nâng cao hiệu tính an tồn hệ thống so với việc thực phần mềm Bảng 3.4 3.5 cho ta thấy, mã hóa xác thực chiếm phần nhỏ tổng số tài nguyên FPGA Virtex-6 Xilinx Và tốc độ thực nhanh nhiều Ngun nhân để có kế tài nguyên sẵn có tốc độ FPGA Virtex-6 cao nhiều so với FPGA Spartan-6 Như vậy, với hệ thống nhúng cấu hình lại phần dựa FPGA lớn, việc thêm tính bảo mật dễ dàng nhiều Do đó, hệ thống nhúng với lượng tài nguyên lớn, tốc độ nhanh cho phép cân nhắc thực thuật mã an toàn hơn, phức tạp để có mức độ bảo mật cao 4.2.3 Giải pháp kết hợp phần cứng phần mềm Trên nguyên tắc, quy trình thực cập nhật hệ thống, ứng dụng lựa chọn khơng bắt buộc khơng ảnh hưởng nhiều đến tính bảo mật tốc độ hệ thống thực phần mềm Ngược lại thực phần cứng 4.3 Kết luận chương Luận án xây dựng triển khai hệ thống thử nghiệm hệ thống nhúng cấu hình lại phần dựa FPGA Hệ thống thể mô hình hồn chỉnh cho việc bảo mật bitstream FPGA Mơ hình thực tác giả dừng lại việc thực thi thuật toán cho việc cấu hình lại phần dựa FPGA với vi xử lý nhúng Việc nghiên cứu thực toán với tảng nhúng đa vi xử lý, đa luồng Kết luận hướng phát triển Đóng góp khoa học luận án Nội dung luận án chủ đề xuyên suốt khảo sát bảo mật, tổng quan lý thuyết, đề xuất giải pháp cuối xây dựng thực mơ hình mẫu để đánh giá hệ thống bảo mật bitstream hệ thống nhúng cấu hình lại phần dựa FPGA Mơ hình nghiên cứu thực thể Hình 5.1 23 Hình 5.1 Mơ hình nghiên cứu thực luận án Các nội dung sau lần đề xuất thực luận án Đây đóng góp khoa học luận án Đề xuất Framework end-to-end cho việc cập nhật an toàn từ xa hệ thống nhúng cấu hình lại phần dựa FPGA Nội dung đề xuất trình bày chương công bố báo hội nghị quốc tế ICCE 2012 tạp chí quốc tế IJCDS số năm 2014 Xây dựng giao thức đảm bảo an toàn linh động cập nhật hệ thống nhúng cấu hình lại phần dựa FPGA qua mạng Internet Nội dung đóng góp trình bày chương công bố báo hội nghị quốc tế ICCAIS 2013, chun san Bưu Viễn thơng, năm 2014 tập chí đại học Đà Nẵng, năm 2014 Đề xuất giải pháp sử dụng linh hoạt thuật toán bảo mật xây dựng phần cứng phần mềm, kết hợp với thuật toán nén bitstream để tăng tốc giảm sử dụng tài nguyên hệ thống nhúng cấu hình lại phần thực chức cập nhật từ xa Nội dung đề xuất trình bày chương công bố báo hội nghị quốc tế ICBSBE 2012, ComManTel 2013, tập chí đại học Đà Nẵng số 12(61) năm 2012, tạp chí nghiên cứu Khoa học cơng nghệ qn sự, 2014 tạp chí quốc tế AJESA, USA, số năm 2014 Hướng phát triển thời gian tới Toàn nội dung kết đạt luận văn nghiên cứu bảo mật hệ thống nhúng cấu hình lại cần thiết, khả thi có nhiều ứng dụng tiềm Hướng phát triển thời gian tới triển khai thực thử nghiệm phương pháp đề xuất hệ thống với vi xử lý đa lõi đa luồng, xu hướng công nghệ vi xử lý nhúng áp dụng rộng rãi tương lai 24 Danh mục cơng trình khoa học công bố luận án Hội thảo quốc tế Tran Thanh, Pham Ngoc Nam, Tran Hoang Vu, Nguyen Van Cuong, “A Framework for Secure Remote Updating of Bitstream on Runtime Reconfigurable Embedded Platforms,” In Proceeding of the fourth International Conference on Communications and Electronics (ICCE 2012), Hue, Vietnam, 2012 pp 471 -476 Tran Thanh, Tran Hoang Vu, Pham Ngoc Nam, Nguyen Van Cuong, “A Novel Approach to Protect Intellectual Property Core of FPGA-Based Partially Reconfigurable Systems,” The 2012 International Conference on BioSciences and BioElectronics, Danang, Vietnam, 2012, pp 42-45 Tran Thanh, Vu Huu Tiep, Tran Hoang Vu, Pham Ngoc Nam, Nguyen Van Cuong, “Secure Remote Updating of Bitstream in Partial Reconfigurable Embedded Systems based on FPGA,” In Proceeding of The International Conference on Computing, Management and Telecommunications (ComManTel 2013), Tp HCM, Vietnam, 2013, pp 225-229 Tran Thanh, Tran Hoang Vu, Nguyen Van Cuong, Pham Ngoc Nam, “A Protocol for Secure Remote Update of Run-time Partially Reconfigurable Systems Based on FPGA,” The Second International Conference on Control, Automation and Information Sciences (ICCAIS 2013), Nha Trang, Vietnam, №vember, 2013, pp 225-229 Tạp chí ngồi nước Tran Thanh, Tran Hoang Vu, Pham Ngoc Nam, Nguyen Van Cuong, “A Novel Approach to Protect Intellectual Property Core of FPGA-Based Partially Reconfigurable Systems,” Journal of Science and Technology, The University of Danang Danang, Vietnam, Vol.1, № 12(61), pp 112-118, 2012 Tran Thanh, Tran Hoang Vu, Nguyen Van Cuong, Pham Ngoc Nam, “Protecting FPGA-based Partially Reconfigurable Embedded Systems and IP Cores from Remote Update,” International Journal of Computing and Digital Systems (IJCDS), Vol.3, pp 21-27, University of Bahrain, January, 2014 Tran Thanh, Tran Hoang Vu, Nguyen Duy Phuong, Do Son Tung, Cuong NguyenVan, Nguyen Van Cuong, Pham Ngoc Nam, “Enhance Performance in Implementing the Security of Partially Reconfigurable Embedded Systems,” American Journal of Embedded Systems and Applications (AJESA), Vol.2 (1), pp 1-5, USA, February, 2014 Vu Huy The, Tran Thanh, Pham Ngoc Nam, Pham Ngoc Thang, “Nén Bitstream Sử Dụng Run-Length Encoding Trên Nền Tảng Hệ Nhúng FPGA,” Tạp chí Nghiên cứu Khoa học Cơng nghệ quân sự, số 31, trang 126-132, tháng 6, 2014 Tran Thanh, Tran Hoang Vu, Pham Ngoc Nam, Nguyen Van Cuong, “A Secure Protocol to Exchange Security Key for Updating the Partially Reconfigurable Embedded System,” Journal of Science and Technology, The University of Danang Danang, Vietnam, Vol 1, № 6(79), 2014 10 Tran Thanh, Tran Hoang Vu, Pham Ngoc Nam, Nguyen Van Cuong, “Implementing the Secure Protocol for Exchanging the Symmetric Key of FPGA-based Embedded Systems,” Journal on Informations Technologies and Communications, Vietnam Ministry of Information and Communications, Vietnam, Vol E-3, № 7(11), 2014 ... thay đổi thiết kế 1.4.2 Nguy đe dọa bảo mật tính cấp thiết bảo mật thiết kế hệ thống nhúng dựa FPGA Các nguy bảo mật Có nhiều mối nguy bảo mật liên quan đến bảo mật thiết kế, mối nguy có tác động... hệ thống cấu hình lại phần nguy bảo mật bitstream Cuối phần kết luận chương 1.1 Bảo mật 1.1.1 Các khái niệm thuật ngữ Bảo mật (Security) q trình đảm bảo tính bí mật, tính tồn vẹn tính khả dụng... phát triển mạnh mẽ thay đổi nhanh Vấn đề bảo mật hệ thống dựa FPGA chia thành ba dạng sau: - Hệ thống bảo mật sử dụng FPGA - Bảo mật liệu FPGA - Bảo mật thiết kế FPGA Nội dung luận án tập trung