Báo cáo thực tập điện tử số tuần3

VIET NAM NATIONAL UNIVERSITY UNIVERSITY OF ENGINEERING AND TECHNOLOGY ******** LAB REPORT ON DIGITAL ELECTRONICS DESIGN – ELT3103 24 Student Name: Nguyen The Anh Student ID: 19021404 Mentors: Pham Dinh Tuan Nguyen Thu Hang Tuần 2: Cổng logic (2) I.Các đặc trưng cổng logic TTL: 1.Cấp nguồn +5V cho mảng sơ đồ D2-1: 2.Đo mức ngưỡng hoạt động lối vào cổng TTL: -Sử dụng sơ đồ mạch D2-1a: -Sau chạy mơ phỏng, ta có kết bảng D2-1: IC1/a IC2/a IC3/a Vaul 0.8V 1.02V 0.79V Vall 1.01V 0.79V 1.02V -0V 1.02 tương ứng với mức logic “0” 3 Đo dòng vào cổng TTL: -Sử dụng sơ đồ mạch D2-1b: -Sau thực mô phỏng, ta có kết bảng D2-2: IC1/a IC2/a IC3/a Ii R1i = +5V/I1ul 0.42mA 0.42mA 11.9k 11.9k 0.42mA 11.9k R10i = R1ul 1.2k 1.2k 1.2k Đo mức lối cổng TTL: -Sử dụng sơ đồ mạch D2-1c: -Sử dụng đồng hồ đo điện lối C IC1/a, ta có kết đo bảng D2-3: LS7 LS8 A B VC(V) 00 00 01 01 10 10 11 11 -Lặp lại bước 4.1, 4.2 cho cổng IC2, IC3 Với IC2 (cổng XNOR) ta có bảng LS7 LS8 00 01 10 11 AB 00 01 10 11 VC(V) 0 4.4, Sử dụng sơ đồ mạch D2-1d: Bảng D2-4 A Vc B 0 1 1 R=oo R=R2=5k1 R=R3=1k R=R4=510 5 5 5 5 5 5 0 0 -Do linh kiện lý tưởng nên thấy ảnh hưởng trở tải R lên mức 4.5 Ngắt J1, nối J2 để nối trở R1 – R4 xuống đất ta có bảng A Vc B 0 1 1 R=oo R=R2=5k1 R=R3=1k R=R4=510 5 5 5 5 5 5 0 0 -Do linh kiện lý tưởng nên thấy ảnh hưởng trở tải R lên mức 5.Khả tải điện dung cổng TTL: -Sử dụng sơ đồ mạch D2-1e: 5.1 Nối mạch hình D2-1 theo sơ đồ D2-1e, sử dụng IC4/a,b (cổng với collector hở) 5.2 Nối kênh dao động ký với lối vào A/IC4/a Nối kênh dao động ký để quan sát điểm C IC4/b 5.4 Quan sát vẽ lại dạng xung lối IC4/a, IC4/b chưa nối tải điện dung -Dạng xung lối IC 4/a (màu xanh), xung lối vào IC4/a (màu vàng) -Dạng xung lối IC 4/b (màu xanh), xung lối vào IC4/a (màu vàng) 5.5 Nối F với chốt I, K, L, M để mắc tải điện dung cho lối IC4/a Quan sát vẽ lại dạng xung lối IC4/a, IC4/b có tải điện dung -Dạng xung lối IC 4/a/b (màu xanh), xung lối vào IC4/a (màu vàng) 5.6 Tăng tần số máy phát thiết bị lối IC4/b xung Quan sát vẽ lại dạng xung lối IC4/a, IC4/b giá trị tần số tới hạn Ghi giá trị tần số tới hạn -Do máy tính khơng thể tải tần số cao phần thực Đặc trưng truyền cổng logic TTL 6.1 Nối mạch mảng D2-1 theo sơ đồ D2-1a Nối lối vào A IC1/a với điểm D biến trở P1 -Sau chạy mơ phỏng, ta có kết bảng sau: Bảng D2-5 Vi(D) Vo( C) 0V 5V 1.01V 1.25V 1.5V 2V 2.5V 3V 2.5V 2.5V 2.5V 2.5V 0V 0V 3.5V 3.75V 4V 0V 0V 0V -Biểu diễn phụ thuộc (trục y) theo vào (trục x) 5V 0V II.Các đặc trưng cổng CMOS Cấp nguồn  +15V cho mảng mạch D2-2 Đặt giá trị nguồn +VDD = +5V Đo mức ngưỡng hoạt động lối vào cổng logic CMOS: -Sử dụng sơ đồ mạch D2-2a: -Sau tiến hành thực nghiệm, ta có kết bảng D2-6: Vdd = +5V Vdd=+10V Vdd=+15V Vaul 1.5 1.6 1.5 Vall 2.1 2.1 2.2 Chọn khoảng ngưỡng cho mức logic: -mức logic cao (1) 0 td(1) = td(6)/6=0.01uS Đặc trưng trễ công CMOS: -Sử dụng sơ đồ mạch D2-3b: - Đo tần 100kHz: +VDD +3.5V +5V +10V +15V td (6) 1uS 1uS 1uS 1.1 uS td (1) = td (6) / 1/6uS 1/6 uS 1/6 uS 0.183 uS -2.6 Nhận xét ảnh hưởng nuôi +VDD lên giá trị thời gian trễ vi mạch CMOS -Thế ni lớn trễ lớn IV.Vi mạch logic trạng thái: -Sử dụng sơ đồ mạch D2-4a: Cấp nguồn +5V cho mảng sơ đồ D2-4a: Cấu trúc cổng trạng thái: - Ghi trạng thái lối theo trạng thái lối vào cổng vào bảng chân lý D2-10 Bảng D2-10 DS1 LS7 LS8 Lối C E A B 1 0 1 0 1 0 1 X X X : Trạng thái 2.2 Theo kết bảng chân lý D2-10 cấu trúc sơ đồ TTL, giải thích nguyên tắc hoạt động cổng NAND trạng thái -Khi E=0: T1 cấm  D3 D4 phân cực ngược (cấm)  T3 thông  T4 thông  lối C phụ thuộc vào T2 T5 hay nói cách khác mạch thực chức phụ thuộc vào A B +Khi A=B=0 A=0 B=0 D1 D2 D1 D2 thông làm T2 cấm  T5 cấm  Lối C mức cao +Khi A=B=1 D1 D2 cấm  T2 thông  T5 thông  lối C mức thấp -Khi E=1: T1 thông  D3 D4 thông Do D4 thơng nên dù A hay B có T2 cấm  T5 cấm Do D3 thông nên T3 cấm, D5, D6 thông làm T4 cấm  Lối C bỏ lửng (trạng thái trở kháng cao Z) Vi mạch cổng trạng thái: -Sử dụng sơ đồ mạch D2-4b: -Sau thực nghiệm mạch sơ đồ trên, ta có kết bảng sau: Bảng D2-11 LS8 𝐸̅ LS9 Lối C 1 0 X A Bộ chuyển số liệu hai chiều trạng thái: 4.1 Nối cơng tắc logic LS1÷LS8 cơng tắc DATA SWITCHES/DTLAB201N với chân A1 đến A8 vi mạch IC2 (hình D2-4c/ phần A) Nối chân B1 đến B8 IC2 với LED 1÷8 thị logic (LOGIC INDICATORS) DTLAB-201N -Sử dụng sơ đồ mạch D2-4c: - Chạy mơ ta có kết quả: Bảng D2-12 A1 = 𝐸̅ = B1 =0 𝐸̅ = B1 =1 A2 = A3 = A4 = A5 = A6 = A7 = A8 = B2 =0 B3 =0 B4 =0 B5 =0 B6 =0 B7 =0 B8 =0 B2 =0 B3 =1 B4 =0 B5 =1 B6 =0 B7 =1 B8 =0 4.2 Nối công tắc LS1-LS8 với chân B1 đến B8 IC2(hình D2-4c phần B) Nối chân A1 đến A8 IC2 với LED 1÷8 thị logic (LOGIC INDICATORS) DTLAB-201N Chạy mơ thực nghiệm,ta có kết quả: Bảng D2-13 B1= B2 = 𝐸̅ = A1 =0 𝐸̅ = A1 =1 B3 = B4 = B5 = B6 = B7 = B8 = A2 =0 A3 =0 A4 =0 A5 =0 A6 =0 A7 =0 A8 =0 A2 =0 A3 =1 A4 =0 A5 =1 A6 =0 A7 =1 A8 =0 Kết thúc - ... có tải điện dung -Dạng xung lối IC 4/a/b (màu xanh), xung lối vào IC4/a (màu vàng) 5.6 Tăng tần số máy phát thiết bị lối IC4/b xung Quan sát vẽ lại dạng xung lối IC4/a, IC4/b giá trị tần số tới... lại dạng xung lối IC4/a, IC4/b giá trị tần số tới hạn Ghi giá trị tần số tới hạn -Do máy tính khơng thể tải tần số cao phần thực Đặc trưng truyền cổng logic TTL 6.1 Nối mạch mảng D2-1 theo sơ đồ... nối tải điện dung -Dạng xung lối IC 4/a (màu xanh), xung lối vào IC4/a (màu vàng) -Dạng xung lối IC 4/b (màu xanh), xung lối vào IC4/a (màu vàng) 5.5 Nối F với chốt I, K, L, M để mắc tải điện dung