Sơđồ của RAM với đường bus song song được thể hiện trong hình 9.27. Dữ liệu được ghi vào RAM hay được đọc từ RAM thực hiện trên cùng 1 đường Dữ liệu được ghi vào RAM hay được đọc từ RAM thực hiện trên cùng 1 đường bus.
Hình 9.27. RAM với đường dữ liệu chung
Mã thiết kế sẽ như sau: --- --- LIBRARY ieee; USE ieee.std_logic_1164.all; --- ENTITY ramc IS
GENERIC ( bits: INTEGER := 8; -- # of bits per word words: INTEGER := 16); -- # of words in the -- memory
PORT ( clk, wr_ena: IN STD_LOGIC;
addr: IN INTEGER RANGE 0 TO words-1;
bidir: INOUT STD_LOGIC_VECTOR (bits-1 DOWNTO 0)); END ramc;
--- ARCHITECTURE arc OF ramc IS
TYPE vector_array IS ARRAY (0 TO words-1) OF STD_LOGIC_VECTOR (bits-1 DOWNTO 0);
SIGNAL memory: vector_array; BEGIN PROCESS (clk, wr_ena) BEGIN IF (wr_ena='0') THEN bidir <= memory(addr); ELSE bidir <= (OTHERS => 'Z');
IF (clk'EVENT AND clk='1') THEN memory(addr) <= bidir; END IF;
END PROCESS; END arc;
Kết luận
Ngày này việc ứng dụng VHDL trong việc thiết kế mạch và chíp ngày càng nhiều. Công nghệ này đang là xu hướng của thời đại, đơn giản vì nó