Bài 4: Các hệ thống đa tốc độ

Một phần của tài liệu Các hệ phần mềm thiết kế chuyên dụng, Tự động thiết kế điện tử và lập trình FPGA (Trang 186 - 189)

5.2. Làm quen với System Generator

5.2.4. Bài 4: Các hệ thống đa tốc độ

Hình dưới đây mô tả một trạm thu tín hiệu điển hình. Tháp anten có nhiều anten thu để có thể thu nhiều tín hiệu đến từ các hướng, vùng khác nhau. Lưu đồ mô tả kết quả trên hai kênh thu, trong mỗi kênh đó có các bộ trộn phức để tạo ra các kênh tín hiệu thực và ảo.

Thông thường các hệ thống DSP kiểu như thế này sẽ thực hiện các bước giảm tốc độ lấy mẫu đầu vào (down sampling) trước khi thực hiện lọc số trong các khối lượng tử và giải mã. Bước này có thể làm đơn giản bộ lọc số cũng như tài nguyên phần cứng hệ thống đi rất nhiều. Các hệ thống như vậy gọi là các hệ thống đa tốc độ.

Hình 5.30: Các hệ thống đa tốc độ Các khối Up và Down Sampling

System Generator chứa các khối Up và Down Sampling thực hiện chức năng thay đổi tốc độ lấy mẫu của hệ thống.

Khối Up Sampling có thể tái tạo M-1 lần các giá trị theo sau giá trị lấy mẫu đầu tiên, hoặc trèn vào M-1 giá trị 0, để đạt được tốc độ lấy mẫu cao lên gấp M lần.

Khối Down Sampling đơn giản là bỏ qua M-1 giá trị theo sau giá trị lấy mẫu đầu tiên, để làm giảm tốc độ lấy mẫu đi M lần.

Hình 5.31: Up Sampling

Hình 5.32: Down Sampling Các khối thay đổi tốc độ theo hàm số

Bên cạnh các khối thay đổi tốc độ một cách trực tiếp “Up Sample” và “Down Sample”, System Generator cũng cung cấp các khối thay đổi tốc độ theo hàm số như trong bảng dưới đây.

Song song - Nối tiếp: Tốc độ đầu ra nhanh hơn M lần, với M là độ rộng của dữ liệu song song đầu vào

Nối tiếp - Song song: Tốc độ đầu ra chậm hơn M lần, với M là độ rộng của dữ liệu song song đầu ra

FIR và FIR Compiler: Có thể sử dụng như polyphase interpolation FIR hoặc polyphase decimation FIR

Khối Time Division Multiplex ghép các giá trị xuất hiện ở các đầu vào thành một đầu ra duy nhất có tốc độ cao hơn. Tốc độ tăng được xác định bới số đầu vào.

Quan sát sự thay đổi tốc độ trong Simulink

Simulink hỗ trợ việc quan sát các tốc độ lấy mẫu khác nhau dưới dạng biểu diễn các khối với màu sắc khác nhau. Để sử dụng tính năng này (Sample Time Colors), chọn menu Format > Sample Time Colors. Công cụ Simulink không tự động đổi màu các khối mỗi khi bạn thực hiện các thay đổi về tốc độ tới nó, vì vậy bạn phải chọn Edit > Update Diagram để cập nhật.

Hình 5.33: Quan sát sự thay đổi tốc độ trong Simulink Các công cụ gỡ rối

System Generator cung cấp 3 tiện ích gỡ rối cho các hệ thống đa tốc độ phức tạp. Que đo Sample Time (ST) có thể được kết nối tới một tín hiệu bất kỳ trong System Generator rồi đưa tới khối “display” trong thư viện “Sinks” của Simulink.

Que đo clk không được kết nối tới bất kỳ một tín hiệu đầu vào nào mà chỉ kết nối tới màn hiện sóng đầu ra. Nó hiển thị tín hiệu clock hệ thống. Tính năng này có thể được sử dụng bằng cách chọn Clock Enable Probe để hiển thị các phản ứng của tín hiệu clock enable ở các điểm khác nhau khi thực hiện việc giảm tốc độ lấy mẫu.

Hình 5.34: Các công cụ gỡ rối Các qui tắc về chu kỳ lấy mẫu

Hình dưới đây là một ví dụ một hệ thống đa tốc độ thể hiện bằng cách nào chu kỳ lấy mẫu hệ thống trong Simulink (Simulink System Period) có thể được tính toán và nhập vào trong phần “System Generator token GUI”.

Nếu như bạn tính toán sai, một bộ phân tích chu kỳ lấy mẫu sẽ tự động xác định chu kỳ lấy mẫu phù hợp và nhắc bạn cập nhật nó trong GUI. Mỗi chu kỳ lấy mẫu trong một thiết kế cần phải là bội số của chu kỳ lấy mẫu hệ thống.

Hình 5.35: Các qui tắc về chu kỳ lấy mẫu

Đầu ra X Up Sample Down

Sample

Chu kỳ lấy mẫu 1 0.5 1.5

Chu kỳ lấy mẫu

(GCD) 2/2 1/2 3/2

Bài tập thực hành 5: Hệ thống đa tốc độ

Trong bài tập này, bạn sẽ khám phá ảnh hưởng của các khối thay đổi tốc độ lấy mẫu trong System Generator. Các khối này bao gồm Upsample, Downsample, Serial to Parallel và Parallel to Serial.

Các hướng dẫn về bài tập thực hành này nằm tại đường dẫn:

...<sysgen_tree>/examples/getting_started_training/lab5/

Một phần của tài liệu Các hệ phần mềm thiết kế chuyên dụng, Tự động thiết kế điện tử và lập trình FPGA (Trang 186 - 189)

Tải bản đầy đủ (PDF)

(231 trang)