Kết nối tín hiệu (Routing)

CHƯƠNG 2: THIẾT KẾ BOARD NHÚNG HỆ ĐIỀU HÀNH LINUX

2.4. Thiết kế mạch in cho board

2.4.3. Kết nối tín hiệu (Routing)

Những vấn đề cần quan tâm trong phần này là xác định độ rộng của đường kết nối, khoảng cách tối thiểu của hai tín hiệu gần nhau và quy hoạch trong quá trình kết nối. Đầu tiên, việc xác định độ rộng của đường kết nối như thế nào phụ thuộc vào việc đáp ứng cường độ dòng điện và tổn hao về nhiệt khi có dòng điện đi qua nó. Độ rộng tối thiểu của các tín hiệu khác nhau thì có thể khác nhau. Thứ hai, xác định khoảng cách tối thiểu giữa hai đường tín hiệu nhằm tránh nhiễu giữa hai tín hiệu liền kề trên cùng một lớp. Hệ thống các đường kết nối là xác định được thứ tự ưu tiên kết nối trước hay sau, và quy hoạch là xác định các nhóm tín hiệu có cùng hướng để đi các đường kết nối sao cho hợp lý nhất và không bế tắc trong giai đoạn cuối của quá trình kết nối. Các tín hiệu tốc độ cao như clock, giao tiếp DDR3 DRAM, tín hiệu vi sai, các tín hiệu giao tiếp song song giữa các khối … sẽ được ưu tiên vẽ trước để hạn chế tối đa số lượng via của cùng một tín hiệu. Các tín hiệu khác không quan trọng bằng thì có thể kết nối bằng nhiều via để rút ngắn đường đi.

𝑅 = 𝜌. 𝑙

𝑆 2-2

Khi có dòng điện đi qua, đường dây chắc chắn sẽ có tổn hao do điện trở của đường dây kết nối và năng lượng tổn hao này sẽ ở dạng nhiệt. Điện trở của đường dây được tính như công thức trên. Trong đó, R là điện trở, ρ là điện trở suất của vật liệu, l là chiều dài và S là tiết diện của đường kết nối. Do vậy, độ rộng của đường dây tăng nghĩa là tăng tiết diện S làm cho điện trở giảm và đồng thời làm giảm nhiệt độ sinh ra trên đường dây. Độ rộng tối thiểu của đường kết nối được xác định bằng công thức

𝑤 = ( 1

1,4 × ℎ) × ( 𝐼

𝑘 × ∆𝑇0,421)

1,379

2-3 Trong đó:

w: Độ rộng tối tiểu của đường dây, đơn vị: mil

h: Độ dày của lớp đồng dẫn diện, đơn vị: oz (1oz = 1,35 mil) I: Cường độ dòng điện lớn nhất đi qua đường dây, đơn vị: A k: Hệ số lớp (0,024 nếu là lớp ở giữa, 0,048 nếu là lớp ngoài cùng)

∆T: độ chênh lệch lớn nhất giữa nhiệt độ của vật liệu và môi trường xung quanh, đơn vị: oC

Ngoài các yếu tố trên, độ rộng đường dây còn bị ảnh hưởng bởi yếu tố kiểm soát trở kháng phù hợp với tính chất của một số tín hiệu: tín hiệu vi sai (USB, Ethernet, HDMI), tín hiệu giao tiếp giữa DDR3 DRAM và i.MX6 … Trên board iHearTech, các tín hiệu vi sai của USB được yêu cầu trở kháng đường dây là 90 Ohm, và các tín hiệu vi sai của HMDI, Ethernet, DDR3 DRAM có trở kháng đường dây là 100 Ohm.

Còn lại, các tín hiệu đơn khác được chọn trở kháng đường dây khoảng 50 Ohm. Giá trị trở kháng phụ thuộc vào vật liệu, độ dày của các lớp, lớp tín hiệu nằm vị trí nào trong stack-up. Board iHearTech được thiết kế với sáu lớp với thứ tự như Hình 2-24, nên có hai trường hợp vị trí của lớp tín hiệu có thể xảy ra là lớp tín hiệu nằm ngoài một lớp plane và lớp tín hiệu nằm giữa 2 lớp plane. Sau đây, các trường hợp tính toán trở kháng cho đường dây trên board được trình bày cụ thể bằng các công thức. [15]

[16]

h

w t

ε r

Hình 2-29 Đường tín hiệu đơn nằm ở bề mặt board Công thức:

𝑍0 = 𝑘

√𝜀𝑟 + 1,41ln ( 5,98. ℎ

0,8. 𝑤 + 𝑡) 2-4

Trong đó:

Z0: Trở kháng đường dây (Ohm)

k: bằng 87 nếu 15 mil < w < 25 mil, hoặc bằng 79 nếu 5 mil < w < 15 mil.

Trong một số trường hợp tính gần đúng, chọn k = 87 cho mọi giá trị của w εr: hằng số điện môi tương đối của vật liệu

h: độ dày của lớp cách điện (mil) w: độ rộng của đường mạch (mil)

t: độ dày của lớp dẫn diện hay độ dày của đường mạch (mil)

Từ công thức trên, độ rộng của đường mạch khi biết trước giá trị trở kháng được tính bằng công thức sau. Trước tiên, tính w bằng cách chọn k = 87. Sau khi kiểm tra các quy định về độ rộng đường mạch, giá trị k = 79 có thể được sử dụng cho việc tính toán nếu cần thiết

𝑤 = 7,475. ℎ. 𝑒(−𝑍0√𝜀𝑟+1,41) 𝑘⁄ − 1,25𝑡 2-5

h

d t

ε r

w w

Hình 2-30 Đường tín hiệu vi sai nằm ở bề mặt board

Trong đó, d là khoảng cách bìa của hai đường tín hiệu có đơn vị tính là mil. Còn lại, các giá trị khác hoàn toàn giống với công thức tính trở kháng của đường tín hiệu

4,1  4,5 [2]. Công thức tính trở kháng cho đường tín hiệu vi sai ở bề mặt phải dựa vào kết quả tính Z0, Zvi sai được tính:

𝑍𝑣𝑖 𝑠𝑎𝑖 = 2𝑍0[1 − 0,48𝑒(−0,96𝑑ℎ)] 2-6 Từ công thức này, suy ra công thức tính độ rộng w và khoảng cách bìa d của hai đường tín hiệu vi sai như sau:

𝑤 = 7,475. ℎ. 𝑒(−𝑍0√𝜀𝑟+1,41) 𝑘⁄ − 1,25𝑡 2-7 𝑑 = ln (2,08−1,04. 𝑍𝑣𝑖 𝑠𝑎𝑖

𝑍0 ) (−ℎ

0,96) 2-8

t

ε r

w h2

h1 H

Hình 2-31 Đường tín hiệu đơn nằm giữa hai lớp plane

Hình 2-31 định nghĩa các kích thước của trường hợp đường tín hiệu nằm giữa hai lớp plane. Công thức tính trở kháng trong trường hợp này là:

𝑍0 = 80

√𝜀𝑟ln [1,9. (2. ℎ2+ 𝑡)

0,8. 𝑤 + 𝑡 ] (1 − ℎ2

4. 𝐻) 2-9

Từ công thức này, suy ra độ rộng đường mạch:

𝑤 = 2,375. (2. ℎ2+ 𝑡). 𝑒−𝑥− 1,25. 𝑡 2-10 Trong đó:

𝑥 = 𝑍0√𝜀𝑟

80. (1 − ℎ2 4. 𝐻)

2-11

d t

ε r

w w

h2 h1 H

Hình 2-32 Đường tín hiệu vi sai nằm giữa hai lớp plane

Công thức tính trở kháng của trường hợp đường tín hiệu vi sai nằm giữa hai lớp plane phải phụ thuộc giá trị Z0 của trường hợp đường tín hiệu đơn. Công thức tính Zvi_sai là:

𝑍𝑣𝑖_𝑠𝑎𝑖 = 2. 𝑍0. [1 − 0,374. 𝑒(−2,9𝑑𝐻)] 2-12 Từ đó, độ rộng đường mạch tín hiệu đơn được tính bằng:

𝑤 = 2,375. (2. ℎ2+ 𝑡). 𝑒−𝑥− 1,25. 𝑡 2-13 Trong đó:

𝑥 = 𝑍0√𝜀𝑟

80. (1 − ℎ2 4. 𝐻)

2-14

𝑑 = −0,347. ln [2,67. (1 −𝑍𝑣𝑖 𝑠𝑎𝑖

2. 𝑍0)] 2-15

Sau khi xác định xong các kích thước của đường mạch, các khoảng cách tối thiểu của các tin hiệu với nhau cũng phải được định nghĩa. Các khoảng cách giữ các nhóm tín hiệu khác nhau thì có thể khác nhau, các tín hiệu có tốc độ càng cao thì khoảng cách này càng lớn. Khoảng cách này lớn giúp giảm nhiễu giữa các tín hiệu với nhau, nhưng nếu qua lớn sẽ chiếm nhiều diện tích của board.

Thông thường, khoảng cách cạnh tới cạnh của hai đường mạch được định nghĩa bằng với độ rộng của chính đường mạch đó “w”. Nghĩa là, khoảng cách tâm tới tâm của hai đường mạch là hai lần w. Trong một số trường hợp khoảng cách này chưa đủ

được nhiều nhiễm hơn. Quy tắc 3w nghĩa là khoảng cách tâm tới tâm của hai đường mạch gấp ba lần w. Ở khoảng cách này, từ trường của mỗi tín hiệu đã bị suy giảm 70%. Nếu khoảng cách này là 10w thì từ trường đã giảm tới 98% của mỗi tín hiệu [17].

Các thông số cho đường dây được xây dựng xong thì công việc kết nối bắt đầu.

Trước khi kết nối tất cả các tín hiệu trên board, tầm quan trọng của tín hiệu và hướng đi của các tín hiệu của được xác định. Sau đó, phân bố lớp nào sẽ đi những hướng những tín hiệu nào. Thông thường, các nhóm tín hiệu có hướng gần giống thì đi trên cùng lớp. Ví dụ như, lớp thứ ba của board đi những tín hiệu có hướng gần theo phương ngang thì lớp thứ tư sẽ đi những tín hiệu có hướng gần theo phương thẳng đứng. Điều này sẽ giúp việc kết nối dễ dàng hơn, tránh trường hợp vẽ tới các tín hiệu cuối cùng của board rồi nhưng không thể vẽ được nữa. Nếu gặp phải trường hợp này, các tín hiệu đã được vẽ trước đó sẽ bị bỏ một phần hoặc toàn bộ để vẽ lại từ đầu, rất mất thời gian để hoàn thành board.

Hình 2-33 Kết nối tín hiệu trên lớp tín hiệu thứ hai (từ trên xuống)

Các tín hiệu có mức độ quan trọng cao hơn như DRAM, clock, tín hiệu vi sai, eMMC, Flash … sẽ được ưu tiên vẽ trước. Mức độ quan trọng này được đánh giá

thông qua tần số hoạt động của tín hiệu và có phải là tín hiệu vi sai hay không? Rồi

sau đó, các tín hiệu còn lại mới được vẽ trên những khu vực trống còn lại. Có như vậy, các tín hiệu có mức độ quan trọng cao hơn sẽ cần ít via để kết nối hơn và độ dài kết nối cũng giảm rất đáng kể. Hình 2-33 thể hiện các tín hiệu đã được kết nối hoàn chỉnh, nhóm tín hiệu DRAM được vẽ trước nên các tín hiệu khác phải đi vòng qua khu vực này.

2.4.4. Điều chỉnh chiều dài đường mạch đảm bảo vấn đề thời gian (Matching length)

Trong đường mạch trên board, tín hiệu được truyền đi với tốc độ bằng khoảng một nửa tốc độ ánh sáng. Do vậy, khi được truyền bộ truyền tới bộ nhận, tín hiệu sẽ có một khoảng thời gian trễ dù là rất nhỏ. Trong các thiết kế mạch số, có rất nhiều tín hiệu được truyền song song như: một bus dữ liệu 16 bit của DRAM, 8 bit dữ liệu của eMMC, 4 bit dữ liệu + 1 clock + 1 điều khiển của Flash … hay chỉ là giữa 2 tín hiệu vi sai với nhau. Vì các tín hiệu này được truyền song song nên khi một vài tín hiệu tới trước hoặc sau làm cho mạch không hoạt động chính xác nữa. Các hệ thống số tốc độ càng cao thì vấn đề này càng phải được quan tâm và xử lý. Thời gian trễ này được tính bằng công thức 2-16 [18]

𝑇𝐷 = 𝑥√𝜀𝑟

𝑐 2-16

Trong đó:

- x: chiều dài của đường tín hiệu (m)

- εr: hằng số điện môi tương đối của vật liệu - c: tốc độ ánh sáng (3x108 m/s)

Ngoài ra, thời gian trễ này có thể còn được tính bằng công thức 2-17: [5] [18]

𝑇𝐷 = √𝐿𝐶 2-17

Trong đó:

- L: cảm kháng của toàn bộ chiều dài đường đi của tín hiệu - C: dung kháng của toàn bộ chiều dài đường đi của tín hiệu

Các khoảng thời gian sai lệch tối thiểu được xác định tùy theo tính chất của từng tín hiệu. Từ đó, các thông số về độ dài sai lệch tối thiểu của các nhóm tín hiệu được tính toán và thiết lập vào board để giúp kiểm soát những lỗi như thế này. Khi công việc điều chỉnh chiều dài đường dây bắt đầu có nghĩa là các tín hiệu đã được kết nối hoàn chỉnh. Trong Hình 2-34, một bus dữ liệu của DRAM được thực hiện việc điều chỉnh chiều dài đường dây để thỏa yêu cầu về thời gian. Bus dữ liệu gồm các tín hiệu D32  D39, tín hiệu vi sai SDQS4 và tín hiệu DQM4.

Hình 2-34 Matching length của một bus dữ liệu 8 bit của DRAM

Công việc điều chỉnh này cũng phải có quy hoạch trước khi làm, nếu không sẽ gặp bế tắc. Trong bus dữ liệu DRAM Hình 2-34, tín hiệu vi sai sẽ được điều chỉnh đầu tiên vì nó chiếm nhiều diện tích hơn các tín hiệu còn lại. Ngoài ra, các tín hiệu nằm ở ngoài thì có chiều dài lớn hơn ở trong, nhưng các tín hiệu cần phải bằng nhau về độ dài (có độ sai lệch tối thiểu), nên các tín hiệu ở trong thì phải tăng thêm độ dài.

Trong một số trường hợp sẽ không đủ chỗ để tăng thêm, nên buộc phải tăng đường tín hiệu ở ngoài. Điều này có thể dẫn đến việc không thể hoàn thiện nhóm tín hiệu đó được. Chú ý rằng, các thay đổi nhỏ của các bước trước đó có thể được thực hiện như:

dịch chuyển via, vẽ lại nhóm tín hiệu để dễ điều chỉnh hơn, di chuyển linh kiện … để hoàn thành việc điều chỉnh.

2.4.5. Kết nối nguồn

Board iHearTech có một lớp plane dành cho GND và một lớp plane dành cho nguồn nằm tương ứng ở vị trí lớp thứ hai và thứ năm. Việc kết nối GND thì đơn giản hơn vì có được dành riêng một lớp, khi cần kết nối GND thì chỉ cần đặt via là có thể kết nối tới lớp GND. Việc kết nối nguồn thì phức tạp hơn nhiều vì các rất nhiều nguồn với nhiều mức điện áp và nhiều linh kiện được cấp khác nhau; một phần nữa, các nguồn cung cấp cho i.MX6 đều tập trung ở giữa nên rất khó cho việc sắp xếp nguồn ở khu vực này. Do vậy, ngoài lớp plane nguồn, các nguồn được kết nối trong các lớp tín hiệu như Hình 2-35.

Hình 2-35 Các nguồn cấp cho i.MX6 trong lớp IN1 (lớp thứ ba)

Cường độ dòng điện và điện áp là vấn đề được chú trọng nhiều nhất khi kết nối nguồn. Mỗi nguồn điện áp trong board có mỗi cường độ dòng điện cung cấp cho tải tương ứng. Thông thường, các giá trị cường độ dòng điện của các nguồn điện áp được chú thích trong khi thiết kế mạch nguyên lý. Khi kết nối nguồn cần tham khảo những thông số dòng điện để xác định độ rộng tối thiểu của đường mạch kết nối. Công thức 2-18 bên dưới được dùng để tính độ rộng tối thiểu này [6] [7]. Với công thức này,

cường độ dòng điện đi qua đường mạch tăng khi độ rộng của đường mạch tăng “w”

hoặc tăng độ dày của lớp chứa đường mạch “t”.

𝑤 =

( 𝐼

𝑘. (∆𝑇)𝑏)1 𝑐⁄ 𝑡

2-18 Trong đó:

- w: độ rộng tối thiểu của đường mạch kết nối

- I: cường độ dòng điện lớn nhất có thể đi qua đường mạch - ∆T: độ tăng của nhiệt độ

- t: độ dày của lớp vật liệu dẫn điện Theo tiêu chuẩn IPC-2221 thì:

- Đối với các lớp ở bên ngoài: k =0,048; b=0,44; c=0,725 - Đối với các lớp ở bên ngoài: k =0,024; b=0,44; c=0,725

Với công thức trên thì Bảng 2-8 mô tả các giá trị cường độ dòng điện lớn nhất tương ứng với độ rộng đường mạch. Bảng này được tính toán với các giá trị độ dày đường mạch 0,035mm, độ tăng nhiệt độ của các lớp bên ngoài là 100C và bên trong là 200C, đường mạch không được quá gần hoặc đi qua diện tích tảng nhiệt. Với cường độ dòng diện tối thiểu 12A thì board phải được thiết kế giới hạn dưới 18A [19].

Bảng 2-8 Cường độ dòng điện tương ứng với độ rộng đường mạch Độ rộng Cường độ dòng điện lớn nhất

0,010" 0,8A

0,015" 1,2A

0,020" 1,5A

0,050" 3,2A

0,100" 6,0A

Còn một thành phần ảnh hưởng tới cường độ dòng điện tối đa của các bộ nguồn nữa đó chính là via. Dòng điện tối đa mà một via có thể chịu được phụ thuộc vào độ lớn của ống đồng xuyên qua các lớp. Thông thường, các thiết kế mạch in sử dụng via

có ống đồng đường kính 10mil (0,254mm), với lỗ via như vậy thì mỗi via có thể chịu được cường độ dòng điện 1A. Số lượng via được sử dụng cho các nguồn thường lớn hơn tính toán (tùy vào khu vực đó có dễ thêm via hay không) để giảm cường độ dòng điện đi qua mỗi via.

2.4.6. Sắp xếp Silkscreen và xuất dữ liệu để sản xuất

Silkcreen là lớp sơn ngoài cùng của board thể hiện các thông tin về tên linh kiện, chú thích các loại (tên board, phiên bản của thiết kế, các vị trí test point) và không dẫn điện. Lớp Silkscreen là lớp có thể có hoặc không mà board vẫn có thể hoạt động tốt. Nhưng, trên board thường vẫn sẽ có đầy đủ Silkscreen Top và Bottom. Trong một số board, chỉ có lớp Silkscreen Top mà không có lớp Silkscreen Bottom vì tất cả các linh kiện của board đó điều đặt trên lớp Top.

Bước sắp xếp Silkscreen nhằm đảm bảo các chữ trong các lớp Silkscreen có cùng kích thước và vị trí được sắp xếp thể hiện được cho người ta có thể phân biệt được bất kỳ linh kiện nào trên board có tên nào. Đồng thời, việc sắp xếp này sẽ giúp người kiểm tra hoạt động của board rất nhiều, vì trong quá trình kiểm tra có một số lỗi phải thay lại linh kiện khác hoặc đôi khi phải nhìn từ mạch nguyên lý sang board thực tế để kiểm tra linh kiện mà không cần tới tệp thiết kế mạch in. Việc sắp xếp này phụ thuộc rất nhiều vào người làm nó có tính thẩm mỹ hay không, nếu làm tốt thì board nhìn gọn gàng và dễ nhận dạng linh kiện hơn.

Trong quá trình sắp xếp Silkscreen trên các board có nhiều linh kiện đặt rất gần nhau, các đường thẳng, mũi tên, khoanh vùng bằng các đoạn thẳng … nhằm chú thích chính xác hơn. Trong một số trường hợp, các linh kiện quá gần nhau tới nổi không thể đặt tên gần với linh kiện đó thì có thể đặt xa và kèm theo các loại chú thích. Các đường Silkscreen không được ra ngoài khỏi đường biên của board. Đặc biệt, các đường Silksreen hoặc chữ hoặc chú thích – bất kỳ đường Silksreen nào không những không được cắt ngang qua Pad của linh kiện mà còn phải có khoảng cách tối thiểu từ rìa của Pad tới rìa của đường Silkscreen là 4 mil (0,1016 mm).

Sau khi sắp xếp Silkscreen trên hai lớp Top và Bottom xong thì board đã hoàn thiện. Thông thường, tệp thiết kế mạch in không được gởi đi sản xuất vì lý do bản quyền thiết kế, mà phải xuất thành các tệp dạng khác để gởi cho cho nhà sản xuất board và thường được gọi là Gerber. Gerber chứa tất cả các thông tin của các lớp dẫn điện, các lớp Paste Mask, Solder Mask, Silkscreen, đường biên của board, vị trí và kích thước các lỗ khoan. Một trong những công cụ để xem và kiểm tra lần cuối trước khi đi sản xuất là CAM350. Trên board có một số lỗ khoan có hình ô van, các lỗ khoan này thường gặp lỗi không xuất hiện trong Gerber các lớp. Trong công cụ CAM350, có trình kiểm soát một số lỗi về khoảng cách nhỏ nhất của hai đường đồng sẽ kiểm soát lại lần cuối cùng trước khi gởi dữ liệu cho nhà sản xuất.

Các tệp gởi đi sản xuất bao gồm: tệp thể hiện thông tin của stack-up, các tệp chú thích vi trí các cặp tín hiệu có quan tâm đến trở kháng trên tất cả các lớp dẫn điện, tệp thông tin về kích thước và khoảng cách các đường mạch có quan tâm đến trở kháng trong board và cuối cùng là tất cả các tệp Gerber. Khi nhà sản xuất nhận được dữ liệu sẽ phản hồi với những thông tin như vậy thì họ có đảm bảo được trở kháng các đường mạch như yêu cầu được không. Nhưng với các bước tính toán ở các bước trước chính xác thì việc này không gặp trở ngại gì.