1.5.1 Mạch AND dùng điôt bán dẫn + Mạch điện và ký hiệu Hình 1.26
A và B là các tín hiệu đầu vào. Mức thấp của tín hiệu đầu vào là 0 V, mức cao của tín hiệu đầu vào là 3V. Z là tín hiệu đầu ra.
Hình1.26: Cổng AND
a) ký hiệu b) Mạch điện + Nguyên lý hoạt động Có 4 trường hợp khác nhau ở đầu vào.
- Tr−ờng hợp 1:
Khi VA= VB= 3V, hai điôt DA và DB thông với nguồn E0= +12V qua
điện trở R0, chúng đều có điện áp phân cực thuận, chúng đều dẫn điện. VZ= VA + VD= 3 + 0,7= 3,7V.
- Tr−ờng hợp 2:
Khi VA= 3V, VB= 0V. DA và DB có đầu anôt nối chung. Catôt của DB có
điện thế thấp hơn nên chắc chắn dễ dẫn điện hơn. Một khi DB đã dẫn điện thì
VZ= VZ- VA= 0,7- 3= -2,3V.
Vậy DA chịu phân cực ng−ợc, nó ở trạng thái ngắt hở mạch, không phải dẫn điện nh− ta t−ởng lúc thoạt đầu nhìn vào mạch điện. Điện thế VZ= 0,7V gọi là điện thế ghim.
- Tr−ờng hợp 3:
Khi VA= 0V, VB= 3V. Quá trình phân tích t−ơng tự sẽ cho ta kết quả DA dẫn, DB ngắt. VZ đ−ợc ghim ở 0,7V do DA dẫn điện.
- Tr−ờng hợp 4:
Khi VA= VB= 0V. DA và DB đều dẫn. VZ cũng đ−ợc ghim ở mức 0,7V.
Tóm lại ta có bảng 1.5 sau.
Bảng chức năng
VA(V) VB(V) VZ(V)
0 0 0.7
0 3 0.7
3 0 0.7
3 3 3.7
Bảng này biểu thị quan hệ t−ơng ứng các mức điện áp giữa đầu ra với
đầu vào đ−ợc gọi là bảng chức năng.
Quy −ớc: Mức điện áp cao ứng với mức logic là 1.
Mức điện áp thấp ứng với mức logic là 0.
+ Bảng chân lý
Trong mạch số, để thuận tiện. Thường dùng kí hiệu 1 và 0 biểu thị mức cao và mức thấp. Từ bảng 1.5.1 ta dùng 1 thay thế mức cao, dùng 0 thay thế mức thấp, dùng A, B thay thế VA, VB, dùng Z thay thế VZ, kết quả thay thế là bảng chân lý 1.5
Bảng 1.6: Bảng chân lý cổng AND
A B Z
0 0 0
0 1 0
1 0 0
1 1 1
1.5.2 Mạch OR
+ Mạch điện và ký hiệu: Hình 1.27
A, B là các tín hiệu đầu vào. Z là tín hiệu đầu ra.
Hình 1.27: Mạch OR
a) kí hiệu b) Mạch điện + Nguyên lý làm việc
Phân tích t−ơng tự nh− mạch điện AND , ta xét 4 tr−ờng hợp khác nhau ở đầu vào. Kết quả ta đ−ợc bảng chức năng 1.7
Bảng chức năng điện áp của mạch điện hình: 1.27
Bảng 1.7
VA(V) VB(V) VZ(V)
0 0 - 0,7
0 3 + 2,3
3 0 + 2,3
3 3 + 2,3
Ta thấy chỉ cần có 1 tín hiệu đầu vào ở mức cao thì VZ ở mức cao. Đó là quan hệ Logic OR.
Bảng chân lý
A B Z 0 0 0 0 1 1 1 0 1 1 1 1 Ta thấy rằng mối quan hệ giữa tín hiệu đầu ra Z với các tín hiệu đầu vào
A, B đ−ợc biểu thị bằng phép cộng Logic:
Z= A+ B
1.5.3 Cổng NOT
+ Mạch điện và kí hiệu (Hình: 1.28) V1(A) là tín hiệu đầu vào
V0(z) là tín hiệu đầu ra Eq là nguồn điện áp ghim
Dq là điôt ghim
Hình: 1.28: Cổng NOT
a) Kí hiệu b) Mạch điện + Nguyên lý làm việc
Trong cổng NOT tranzito cần làm việc ở chế độ đóng mở. Khi V1 ở mức thấp thì T ngắt hở mạch, V0 ở mức cao. Khi V1 ở mức cao thì T thông bão hoà, V0 ở mức thấp. Nh− vậy mạch có chức năng logic NOT. Tác dụng của nguồn âm là EB là bảo đảm T ngắt hở tin cậy khi V1 ở mức thấp. EQ và DQ có tác dụng giữ mức cao đầu ra ở giá trị quy định. Để phân tích nguyên lý công tác cổng NOT, ta hãy áp dụng ph−ơng pháp cơ bản dùng phân tích mạch là:
EB= -12V
giả thiết, tính toán, phân tích, so sánh, kiểm tra, kết quả. Bây giờ ta xét tình huống V1= 3,2V và 0.3V.
- Khi V1= 3,2V
Giả thiết rằng tranzito T thông bão hoà, điôt DQ ngắt. Với giả thiết nh−
thế, t−ơng ứng ta có: VB= 0,7V; V0=VCSE= VC= 0,3V; IDQ= 0.
Tính toán: căn cứ vào các thông số mạch đã cho ta tính dòng và áp.
Mạch điện t−ơng đ−ơng Hình: 1.29
A R1 1.5K B b I1 IB
VI3.2V I2 R2 18K VBES
EB -12V e
Ta cã: I1=
1
A B
V V R
− =3,2 0,7
1,5
− = 1,67 (mA)
I2=
2
B B
V E R
− = 0,7 ( 12)
18
− − = 0,71 (mA) IB = I1- I2= 1,67- 0,71 = 0,96 (mA) VDQ= VCES- EQ= 0,3- 2,5 = -2,2 (V) Vì ICS = C CES
C
E V R
− = C
C
E
R = 12/1 = 12 (mA) IBS= ICS
β = 12
30= 0,4 (mA)
Kiểm tra: căn cứ kết quả tính toán, đối chiếu điều kiện đóng mở, có thể biết giả thiết hợp lý đúng hay sai. Nếu sai thì phải xét lại giả thiết, đ−a ra giả
thiết hợp lí rồi tính toán kết quả. Trong tr−ờng hợp của chúng ta, vì IB > IBS, VDQ < 0,5 nên giả thiết ban đầu là hợp lý.
-Khi V1= 0,3V
Hình 1.30: Sơ đồ tương đương của mạch
R1. 1.5K + VBE V1. 0.3V R2. 18K - e EB. 12V
Khi V1= 0,3V vì tác dụng của nguồn âm EB, điện thế của bazơ nhỏ hơn 0.3V, nên tranzito ngắt 1 cách tin cậy, đồng thời điôt ghim DQ thông.
V0= EQ+ VDQ = 2,5 + 0,7 = 3,2 V. Đầu ra có mức cao.
Tóm lại mạch điện hình 1.28b đúng là cổng NOT. Vì khi V1 là mức cao thì V0 là mức thấp, khi V1 là mức thấp thì V0 là mức cao.
Ta có bảng chân lý của cổng NOT Z= A
A Z 0 1 1 0 1.5.4 Mạch điện cổng NAND (Mạch và đảo)
+ Mạch điện và kí hiệu. Hình: 1.31
Hình 1.31: Cổng NAND a) kí hiệu b) Mạch điện + Nguyên lý làm việc:
Mạch điện Hình 1.31 Gồm 2 phần: Phần cổng AND bên trái và phần cổng NOT bên phải. Vậy quan hệ đầu ra và đầu vào là NAND (Và- Đảo).
Biểu thức hàm logic của NAND là:
Z= A.B
Bảng chân lí cổng NAND
A B Z
1 1 0
0 1 1
1 0 1
0 0 1