II. CẤU TRÚC PHẦN MỀM CỦA 8255A:
e) thiết kế mạch chốt địa chỉ:
Với 8951 8 bit thấp cuả điạ chỉ được đa hợp để tạo ra 8 bit cuả data bus (kí hiệu từ Do đến D7) CPU sẽ điều khiển mạch chốt cho xung ra ở chân ALE cho phép chốt địa chỉ vào thanh ghi bên ngồi trong suốt nửa chu kì đầu bộ nhớ. Sau khi thi hành xong lúc này các đường cuả port0 rảnh rỗi sẽ cho dữ liệu vào hoặc ra trong nữa chu kì cịn lại. Trong phần thiết kế này ta chọn mạch chốt 74ALS573 là vi mạch cĩ 8 ngõ vào và 8 ngõ ra phù hợp 8 bit thấp cuả address bus.
Vi mạch 74ALS573 cĩ chứa 8 Flip-Flop 0 và 8 cổng đệm điều khiển khi xung đồng hồ ở mức 1 đầu ra chép lại đầu vào. Khi xung vào chuyển trạng thái từ 1 xuống 0 số liệu ở đầu ra sẻ bị chốt lại. Như vậy các mạch chốt lại theo mức đầu ra chép lại giá trị đầu vào. Tín hiệu điều chiển chốt điạ chỉ được CPU đưa ra ở chân ALE (Adress Latch Enable: cho phép chốt địa chỉ) phải được nối vào chân C (chip). Khi chân OE (Output Enable) ở mức thấp thì 74ALS573 sẽ chốt địa chỉ vào thanh ghi 74ALS573. IC này gồm 8 chốt theo mức dương loại D với xung đồng hồ chung. Như vậy đầu vào xung đồng hồ được kích bằng xung chọn cửa ra cĩ mức tích hợp cao. Độ dốc cuả đường xung phải thích hợp khảo sát chu kì vào/ra trên giản đồ sĩng ta thấy 8951 cấp dữ liệu ổn định kể từ cạnh xuống cuả xung WR 74ALS573 cĩ đầu ra 3 trạng thái, các bộ đệm đầu ra điều cĩ mức điều khiển với mức tích cực thấp.