L 4H Schemialic
da trời) Tất cả các tín hiệu ngõ vào điều cĩ thê thay đổi theo ý, cịn ngõ ra thì khơng ( điều hiển nhiên).
End Time: 4000 ns 10đ 3nđ 5đn 7n 3nđ Bsn rị #I}cLock Ũ | | | | | | | | [ [|_- HIÏDIREECTIOM đ | | | | #Ì qK GOUNT_OU.... #h0 Ệ 4hđũ
Click Eile -> Save để lưu tùy chọn dạng sĩng.
FilE EriE view FrrjarE SnLrre Praress Windnw ¿l3 8 HúđI 2 :xàlđXx ¡BÍ [zƒ [z| l T4 si xi ví Pẽ = G1n)B)|m—-- x SnUicEs Í0T: | SunthezIszlrnplErneritatinri bự El|haval =I- Ệ3 zc3sh0a-Bfn32L
Du cnuriter - lehavinral [znuiriter.vhid|
EHỆ 5nues | gẽi Snapshntz , [| Librariss
Fracesses [ar: cauriter - Eaha+inral
ffI ảddEzisting 5nurce FI Lieate Hew Snuice 1X View Design 5ummai ^# DesimiLltiltiss » Lisei Lanstralrits
CLỆOM —5unthesize-z5T
[=] Viet Sunthesiz đepnrt lE] Visa TL 5chematic li View Techrnnnlnn Schematic
fQ- Lheck 5mmlas
fÙ Benerate Post-5Suntheziz 5imulatian hÍade fQÿ — Implament Design
fQ Beneiate Pragramming File
‹ | *
BH PrincessEs | Hierarchi - test. thưa
Xem kết quả mơ phỏng:
Trong cửa sơ Sources Window chọn : Bechavioral Simulation
THLIIZES
Snucezs fni: ( 5unthiesIz/lmnlerneritatinni E|hav SunthizsIzzlrnpilsrnertatinri
=l- E3 xc3z
Fost-F nute 5Imilatinr
Trong cửa số mới chọn tes(.fbw. Trong ơ Processes click đúp vào Simulate Behavioral Model và chờ một lát. (adsbygoogle = window.adsbygoogle || []).push({});
=a Xilinx - SE - E:VWorktVXIlinxithavalitthavali
Filẽ Erit view ProajecE Snaurce Pracess AWinrlnu
¿Hỗ 3 :x 5x à ¿ BÍ (ƒ | # 11 ất xi 7L bẽ = ¿ BÍ (ƒ | # 11 ất xi 7L bẽ =
5nLIiZBš
SnUIIEEs Ír: | Behavinral 5imalatIinri v E|thasal EI- Ệ-3 „73sh0a-Dfn320
ElỆ Snues ( gối Snapshots [[\ Libraries
Fincessez Íar: ta+t
BI ảdd1Ezitnn 5nuice Lieate Haw 5 nuice
View [erierated Test Berich 5s HDL FT ảdiTzest Banch Ta FProlject
Ei%#- „ilinxl5E 5imulatar
mm SImudlatz Behawinral llarel
Im)
L]
Kêt quả sẽ xuât hiện của sơ thê hiện kêt quả mơ phỏng.
FỀ Xilinx - ISE - E:\Work\Xilinx\thavali\thavali.ise - [Simulatinn]
File ErliEL View PFrnjecE Snurre Pracess TEestEBench 5imulatinn wWindnws HeÌn
;[Iì8® HjĂÄẲ 3: àđXx 2@ |): >(%X ® BE |A:faHmm(I//@M?r0lRALD ộ #l:9
;Ef f EỊ ###tšt U94 rC 3253 4% 166m W6; 6+3 ÿ can, l6 E0 xịn vị
ni b3
Snuices fnr: | Behavinral 5Innllla KT thavali EI- £3 c3s5is-Rfn32đ [m]tast [test.thwu] ũđ Hierarch nÝ test: +¡ 3Äte:l - tezt
Đến đây ta đã hồn thành việc mơ phỏng, như vậy trong Project của ta lúc này cĩ thêm một file nữa là tcst.(bw.
Bây giờ ta sẽ thực hiện các ràng buộc (Constraints), sán chân (Assigning Pin), tổng hợp (Synthesis) và nạp vào chip FPGA..
Trước hết là tạo các ràng buộc. (adsbygoogle = window.adsbygoogle || []).push({});
Quay lại cửa số Sourees Window chọn Synthesis/ Inplement Design và chọn eounter-behavioral. Trong cửa số proeesses click vào dâu + ở dịng User Constraints .
Click đúp vào Create Tỉming Constraints sẽ xuất hiện thơng báo yêu cầu thêm file .UCEF vào project, đương nhiên ta đơng ý (chọn YES ).