Thiết kế vi xử lý 16 bit trên nền tảng công nghệ FPGA
3.1.8. Thiết kế Trireg
3.1.8.1. Sơ đồ khối bộ Trireg
Thành phần cuối cùng trong CPU được thiết kế là trireg. Thanh ghi ba trạng thái được kết nối với bus dữ liệu chính và có thể thể lưu trữ thông tin từ bus dữ liệu cũng như thông tin điều khiển tới bus dữ liệu. Thành phần Trireg có bốn cổng vào ra được thể hiện trong Hình 3.12.
Hình 3.12 Sơ đồ bộ Trireg
a là dữ liệu đầu vào, q là dữ liệu đầu ra của Trireg. Tín hiệu clk dùng được sử dụng khi điều khiển lưu một giá trị mới vào thanh ghi. Khi cấp một cạnh lên tại đầu vào clk, dữ liệu tại đầu vào a sẽ được lưu vào Trireg. Tín hiệu en được sử dụng để điều khiển đầu ra q. Khi en có giá trị là ‘1’ dữ liệu trong Trireg sẽ được đưa ra đầu ra q, còn khi en có giá trị là ‘0’ thì đầu ra q sẽ có trở kháng cao.
3.1.8.2. Các tín hiệu vào ra bộ Trireg
Bảng 3.10 Các tín hiệu vào ra bộ Trireg
Tín hiệu Kích thước Hướng Miêu tả
A 16 Bit In Dữ liệu vào bộ Trireg
Q 16 Bit Out Dữ liệu ra bộ Trireg
CLK 1 Bit In Tín hiệu xung clock
EN 1 Bit In Tín hiệu cho phép Trireg hoạt động
3.2. Kết luận chương
Chương này đã trình bày chi tiết thiết kế từng thành phần trong mơ hình vi xử lý 16 bit đã chọn để triển khai trên FPGA. Với mơ hình vi xử lý này, việc triển khai thực tế trên FPGA đã được thực hiện và kiểm nghiệm được tính khả thi.
Thiết kế vi xử lý 16 bit trên nền tảng công nghệ FPGA
CHƯƠNG 4: KẾT QUẢ MÔ PHỎNG THIẾT KẾ VI XỬ LÝ 16 BIT TRÊN FPGA
Chương trước đã trình bày các bước thiết kế vi xử lý 16 bit trên FPGA với những mô tả thiết kế số và giải thuật triển khai các khối logic. Trong chương này, phần kết quả triển khai vi xử lý 16 bit trên FPGA bao gồm lựa chọn cấu hình, các thông tin về tài nguyên sử dụng trên FPGA. Phần rất quan trọng trong chương này sẽ đề cập đến là phần thực hiện các mô phỏng để kiểm chứng chức năng của vi xử lý 16 bit cũng như đo đạc các thông số hoạt động của xử lý với thiết kế đã chọn.
4.1. Lựa chọn phần cứng
Device Family: Virtex7
Device: XC7VX485T
Top-Level Source Type: HDL
Synthesis Tool: XST (VHDL)
Simulator: ISim (VHDL)
Preferred Language: VHDL
4.2. Các thông số phần cứng sau khi thiết kế
Triển khai thiết kế vi xử lý 16 bit với FPGA XC7VX485T của Xilinx dùng công cụ ISE cho kết quả sử dụng tài nguyên trên FPGA như bảng dưới đây. Qua kết quả sử dụng tài nguyên này có thể thấy việc lựa chọn loại chip này của Xilinx là hoàn toàn phù hợp với thiết kế vi xử lý 16 bit đã đề ra.
Bảng 4.1 Tài nguyên đã sử dụng
Slice Logic Utilization Used Available Utilization
Number of Slice Registers 101 607,200 1%
Number of Slice LUTs 91 303,600 1%
Number of occupied Slices 60 75,900 1%
Thiết kế vi xử lý 16 bit trên nền tảng công nghệ FPGA
Các thông số về thời gian:
Minimum period: 2.182ns (Maximum Frequency: 458.232MHz)
Minimum input arrival time before clock: 1.385ns
Maximum output required time after clock: 2.779ns
Maximum combinational path delay: 0.848ns
4.3. Mô phỏng các thành phần của vi xử lý 16 bit 4.3.1. Mô phỏng khối ALU 4.3.1. Mô phỏng khối ALU
Để mô phỏng khối ALU tác giả đưa vào đưa hai thông giá trị đầu vào của ALU là A = 3 và B =7 và thực hiện các phép toán kết quả được thể hiện như bảng và testbench đã thể hiện.
Bảng 4.2 Kết quả mô phỏng của ALU
Phép toán Alu select a b Kết quả (c) Load 0000 0000000000000011 0000000000000111 0000000000000011 and 0001 0000000000000011 0000000000000111 0000000000000011 or 0010 0000000000000011 0000000000000111 0000000000000111 not 0011 0000000000000011 0000000000000111 1111111111111100 Xor 0100 0000000000000011 0000000000000111 0000000000000100 add 0101 0000000000000011 0000000000000111 0000000000001010 sub 0110 0000000000000011 0000000000000111 1111111111111100 inc 0111 0000000000000011 0000000000000111 0000000000000100 dec 1000 0000000000000011 0000000000000111 0000000000000010 Zero 1001 0000000000000011 0000000000000111 0000000000000000