Nguyên tắc làm việc của Timer

Một phần của tài liệu Bài giảng kỹ thuật logic khả trình PLC (Trang 55 - 56)

Từng loại Timer được đánh số từ 0 đến 255 (tuỳ thuộc vào từng loại CPU). Một Timer được đặt tên là Tx, trong đó x là số hiệu của Timer (0  x  255). Ký hiệu Tx cũng đồng thời là tín hiệu hình thức của thanh ghi CV (T-Word) và đầu ra T-bit của Timer đó. Tuy chúng có cùng địa chỉ hình thức, nhưng T-Word và T-bit vẫn được phân biệt với nhau nhờ kiểu lệnh sử dụng toán hạng Tx. Khi dùng làm việc với “word” Tx được hiểu là T-Word, còn khi làm việc với “bit”thi Tx được hiểu là T-bit.

Để xóa tức thời trạng thái của T-word và T-bit người ta sử dụng một tín hiệu Reset Timer. Tại thời điểm sườn lên của tín hiệu này giá trị T-Word và T-bit đồng thời có giá trị bằng 0, tức là thanh ghi tức thời CV được đặt về 0 và tín hiệu đầu ra cũng có trạng thái logic là "0". Trong thời gian tín hiệu Reset có giá trị logic là "1" Timer sẽ khơng làm việc.

3.1.2. Khai báo sử dụng

Các tín hiệu điều khiển cho một Timer phải được khai báo bao gồm các bước sau: - Khai báo tín hiệu ENABLE (nếu muốn sử dụng tín hiệu chủđộng kích): dạng dữ liệu BOOL

- Khai báo tín hiệu đầu vào U(t): dạng dữ liệu BOOL

- Khai báo thời gian trễ mong muốn PV: dạng dữ liệu WORD - Khai báo loại Timer được sử dụng (SP, SE, SD, SS, SF).

- Khai báo tín hiệu xoá Timer nếu muốn sử dụng chếđộ Reset chủđộng (R): dạng dữ liệu BOOL

Trong các bước trên, khai báo tên Timer, tín hiệu đầu vào, thời gian trễ mong muốn là bắt buộc.

* Khai báo tín hiệu chủđộng kích ENABLE:

T T

Thời điểm Timer được kích hoạt U(t)

ENABLE PV

A <Địa chỉ bit> FR <Tên Timer>

Toán hạng thứ nhất <Địa ch bit> xác định tín hiệu sẽ được sử dụng làm tín hiệu chủđộng kích cho Timer trong tốn hạng thứ hai.

Lệnh FR tác động lên thanh ghi trạng thái như sau:

BR CC1 CC0 OV OS OR STA RLO FC

- - - - - 0 - - 0

* Khai báo tín hiệu vào U(t)

A <Địa ch bit>

<Địa chỉ bit> trong toán hạng xác định đầu vào U(t) cho Timer. Ví dụ:

A I0.0 //Tín hiệu tại cổng vào I0.0 là tín hiệu ENABLE

FR T1 //Sử dụng Timer T1

A I0.1 // Tín hiệu tại cổng vào I0.1 là tín hiệu vào

* Khai báo thời gian trễ mong muốn:

L <Hằng số>

<Hằng số> trong toán hạng là thời gian trễ cho Timer, được xác định theo hai cách:

+ S5T#giờH_phútM_giâyS_miligiâyMS.

L S5T#2H32M12S00MS //Tạo trễ 2 giờ 32 phút 12 giây

+ Dạng số nguyên 16 bits như hình 3.4.

L W#16#3245 //Tạo thời gian trễ 2450s (245*10s)

Một phần của tài liệu Bài giảng kỹ thuật logic khả trình PLC (Trang 55 - 56)

Tải bản đầy đủ (PDF)

(126 trang)