Flip Flop J-K

BÀI 02 : FLIP –FLOP

3. Flip Flop J-K

• Cấu trúc mạch logic như hình 5.7 a,b.

Hình 5.7a: Ký hiệu FF J-K Hình 5.7b:Cấu trúc mạch logic FF J –K Bảng trạng thái FF J-K Ck J K QK 0 0 Q ( nhớ) 0 1 0 ( xĩa) 1 0 1( lập)

1 1 Q(thay đổi trạng thái theo mỗi xung nhịp) Trong đĩ: - J, K là các ngõ vào dữ liệu. - Q, Q là các ngõ ra. - Ck là tín hiệu xung đồng bộ - QK là trạng thái ngõ ra 4. Flip - Flop T

Mạch FF – T được xây dựng từ FF –JK bằng cách nới chung J và K lại với nhau và bảng trạng thái như hình 5.8 :

Dạng sĩng của ngõ ra Q theo ngõ vào T khi cĩ xung CK tác động như hình 5.9 :

Hình 5.9

• Giải thích hoạt động của FF –T theo tác động của xung CK:

Giả sử trạng thái ban đầu T = 0, Q = 0.

Tại cạnh lên của xung CK lần thứ nhất xuất hiện T = 0 vì thế Q = 0.

Tại cạnh lên của xung CK lần thứ hai xuất hiện T = 1 vì thế ngõ ra Q của FF bị lật trạng thái trước đĩ tức là Q = 1.

Tại cạnh lên của xung CK lần thứ ba xuất hiện T = 0 thì ngõ ra của FF giữ nguyên trạng thái trước đĩ tức là Q = 1.Tương tự tại các cạnh lên kế tiếp của xung CK ngõ ra Q thay đổi theo ngõ vào T như bảng trạng thái trên.

5. Flip - Flop D

Flip – Flop D được xây dựng trên FF – RS hoặc FF – JK bằng cách thêm vào

cổng đảo và được kết nới như hình 5.10 :

Hình 5.10

Bảng trạng thái:

Dạng sĩng của ngõ ra Q theo ngõ vào D khi cĩ xung CK tác động hình 5.11:

Hình 5.11

❖ Giả sử trạng thái ban đầu D = 0, Q = 1.

- Tại cạnh lên của xung CK lần thứ nhất xuất hiện D = 0 vì thế Q = 0. - Tại cạnh lên của xung CK lần thứ hai xuất hiện D = 1 vì thế Q = 1.

- Tại cạnh lên của xung CK lần thứ ba xuất hiện D = 0 vì thế Q = 0.

- Tương tự tại các cạnh lên kế tiếp của xung CK ngõ ra Q thay đổi theo ngõ vào D.

6. Flip - Flop M-S ( Master – Slaver):

Đới với phương pháp này khi xung Ck tồn tại mức logic 1 dữ liệu sẽ được

nhập vào FF, cịn khi Ck tồn tại mức logic 0 thì dữ liệu chứa trong FF được xuất

Cấu tạo gồm hai FF: một FF thực hiện chức năng chủ (Master) và một FF thực hiện chức nang tớ (Slaver).

Hoạt động dựa theo chức năng chính – phụ như hình 5.12

+ Ck = 1 : FF2 mở, dữ liệu được nhập vào FF2 qua cổng đảo Ck =0 ( FF1

khĩa nên giữ nguyên trạng thai cũ trức đĩ)

+ Ck = 0 : FF2 khĩa, nên giữ nguyên trạng thai cũ trức đĩ qua cổng đảo Ck =1 ( FF1 mở, dữ liệu được xuất ra ngồi)

Chú ý: tín hiệu Ck cĩ thể được tạo ra từ mạch dao động đa hài khơng trạng thái bền.

Hình 5.12

7. Flip - Flop với ngõ vào Preset và Clear

Tính chất của FF là cĩ trạng thái ngõ ra bất kỳ khi mở máy. Trong nhiều trường hợp, cĩ thể đặt trước ngõ ra Q=1 hoặc Q = 0, Vì vậy để xác lập trạng thái ban đầu của các FF người ta thêm vào FF với các ngõ vào Preset (đặt trước Q=1) và ngõ vào Clear ( xĩa Q = 0), mạch cĩ dạng ( hình 5.13: ) và hình 5.14a,b là ký hiệu của FF RS cĩ ngõ

vào Preset và Clear tác động ở mức cao và mức thấp.

Hình 5.13:

Ký hiệu của các FF với các ngõ vào Preset và Clear như hình 5.14

a. b.

Hình 5.14: a. PRE và CLR tác động ở mức cao b. CLR tác động ở mức thấp

Bảng trạng thái

0 0 Tác động theo ngõ vào Tác động theo ngõ ra

0 1 0 1

1 0 1 0

1 1 Trạng thái cấm Trạng thái cấm

Giải thích nguyên lý hoạt động:

Khi PRE = 0 và CLR = 0 thì PRE, CLR khơng tác dụng (mỗi cổng NAND cĩ một ngõ vào là 1) tức là FF tác động theo ngõ vào.

Khi PRE = 0 và CLR = 1 khi đĩ PRE khơng tác dụng, cịn CLR tác dụng Q= 1 và Q = 0 bất chấp điều kiện ngõ vào.

Khi PRE = 1 và CLR = 0 khi đĩ PRE tác dụng, cịn CLR khơng tác dụng Q= 1 và Q = 0 bất chấp điều kiện ngõ vào.

Khi PRE = 1 và CLR = 1 là trạng thái cấm vì khơng thể đặt trước và xĩa đồng thời. Tại một thời điểm khơng thể tác động cả PRE và CLR.

8. Tính tốn, lắp ráp một số mạch ứng dụng cơ bản

a. Tính tốn

Cho hệ tuần tự cĩ 1 ngõ vào X và 2 ngõ ra Z1, Z2. Hệ cĩ 4 trạng thái A, B, C và D cĩ giản đồ trạng thái như hình sau. Với phép gán trạng thái (mã hĩa trạng thái) A:

Q1Q2 = 10, B: Q1Q2 = 00, C: Q1Q2 = 01 và D: Q1Q2 = 11. Hãy thiết kế hệ bằng FF- JK và cổng logic hoặc FF-D. Biết rằng khi xung clock vào cĩ cạnh xuớng hệ sẽ chuyển

trạng thái. Dùng bìa K, ta cĩ: 1 1 2 1 2 1 2 1 1 1 1 2 2 2 2 2 . . . . . Z Q Q Q Q Q Q D Q X Q Q Q Z Q D Q X Q + + = + =  = = + = = = 1 2 J =Q K1 = X J2 =X Q. K2 = X +Q1 * Thiết kế bằng FF- JK và cổng

39 S R Q Q NAND NAND

FLIP - FLOP R - S DUNG CONG NAND

NOR NOR S R Q Q

FLIP - FLOP R - S DUNG CONG NOR

S R Q Q NAND NAND NAND NAND

FLIP - FLOP R-S TAC DONG THEO XUNG LENH FLIP FLOP CHU - TO S R Q Q NAND NAND S R Q Q NAND NAND SW1 +5 SW2 SW3 SW4 SW5 SW6 SW7 SW8 D1 D2 D3 D4 D5 D6 D7 D8 FLIP - FLOP J - K FLIP - FLOP D FLIP - FLOP T Q Q 1 2 13 12 7410 3 4 5 6 7410 1 2 7404 3 4 7404 Pr CLR

FLIP - FLOP DAT TRUOC VA XOA

D 2 Q 5 CLK 3 Q 6 S 4 R 1 7474 J 4 Q 15 CLK 1 K 16 Q 14 S 2 R 3 7476 J 9 Q 11 CLK 6 K 12 Q 10 S 7 R 8 7476 SW1 SW2 SW3 SW4 SW5 SW6 SW7 SW8 +5 D1 D2 D3 D4 D5 D6 D7 D8 b. Lắp ráp mạch

* Yêu cầu:

a) Lắp mạch như hình vẽ;

b) Kiểm tra và sửa chữa hoạt động của mạch. c) Vẽ bảng sự thật của các FF trên.

* Flip Flop RS INPUT OUTPUT Ck S R Q Q * Flip Flop JK INPUT OUTPUT Ck J K Q Q * Flip Flop T INPUT OUTPUT Ck T Q Q * Flip Flop D INPUT OUTPUT Ck D Q Q

* SƠ ĐỒ CHÂN IC 7476: * SƠ ĐỒ CHÂN IC IC 7474:

* Bản sự thật IC 7476 * Bản sự thật IC 7474

Bài tập:

Bài 1: Để xây dựng một flipflop mới XY như hình sau (bỏ qua chân SET và CLR)

a) Tìm phương trình đặc trưng của flipflop XY

b) Suy ra bảng giá trị của flipflop XY.

Bài 3: Cho mạch logic như hình vẽ, xác định tần sớ ngõ ra của mạch hình sau

BÀI 03: MẠCH ĐẾM VÀ THANH GHI

Mã Bài: MĐ34-03

Giới thiệu:

Mạch đếm được xây dựng từ các phần tử nhớ và các phẩn tử tổ hợp. Các

mạch đếm là thành phần cơ bản của các hệ thớng sớ chúng được sử dụng để đếm thời gian, chia tần sớ, điều khiển các mạch khác.

Trong máy tính, thanh ghi (tên thường gọi của mạch ghi dịch) là nơi lưu tạm

dữ liệu để thực hiện các phép tính, các lệnh cơ bản như ghi dữ liệu, dịch thơng tin .... Ngồi ra, mạch ghi dịch cịn những ứng dụng khác như: tạo mạch đếm vịng, biến đổi dữ liệu nới tiếp ↔ song song, dùng thiết kế các mạch đèn trang trí, quảng

cáo. . .

Mục tiêu:

- Trình bày được cấu tạo, nguyên lý hoạt động các mạch đếm, thanh ghi thơng

dụng.

- Nêu được các ứng dụng của các mạch đếm và thanh ghi trong kỹ thuật.

- Lắp ráp, sửa chữa, đo kiểm được các mạch đếm, thanh ghi đúng yêu cầu kỹ thuật.

- Rèn luyện tính tỷ mỉ, chính xác, an tồn và vệ sinh cơng nghiệp.

Nội dung:

1. Mạch đếm

Mạch đếm thực hiện chức năng đếm lên hoặc đếm xuớng dưới tác động của xung đồng hồ (xung CK). Mạch đếm cĩ thể chia làm hai loại như sau:

Mạch đếm khơng đồng bộ là mạch đếm mà người ta sử dụng các FF liên kết với nhau theo dạng nới tiếp. Mỗi ngõ ra của một FF đồng thời làm xung CK cho tầng sau. Vì vậy các FF sẽ đổi trạng thái một cách tuần tự từ FF đầu tiên đến FF cuới cùng.

Mạch đếm đồng bộ các FF được kích hoạt song song bởi xung CK, đều này làm cho các FF thay đổi trạng thái đồng thời.

1.1. Mạch đếm lên khơng đồng bộ

Xây dựng mạch đếm lên nhị phân 3 bit, hình 6.1

Hình 6.1: Cấu trúc mạch đếm lên khơng đồng bộ

Mạch đếm lên nhị phân 3 bit với xung CK tác động cạnh xuớng và ngõ vào xĩa CLR tích cực ở mức thấp. Bảng trạng thái hình 6.1: CK Q2 Q1 Q0 0 0 0 0 1 0 0 1 2 0 1 0

44 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1 8 0 0 0

Giải thích hoạt động của mạch:

Giả sử trạng thái ban đầu các ngõ ra Q0 = Q1 = Q2 = 0 .

Các ngõ vào J, K của FF đều nới lên mức cao nên các FF luơn lật trạng thái ngõ ra khi cĩ xung CK tác động cạnh xuớng.

Khi xuất hiện cạnh xuớng của xung CK thứ nhất Q0 thay đổi trạng thái từ Q0 = 0 sang Q0 = 1. Cịn Q1 vẫn bằng 0 do FF chưa được tác động.

Khi xuất hiện cạnh xuớng của xung CK thứ hai Q0 thay đổi trạng thái từ Q0 =1 sang Q0 = 0 làm CK1 thay đổi theo. Lúc đĩ CK1 thay đổi trạng thái từ Ck1 = Q0 = 1 sang Ck1 = Q0 = 0 làm ngõ ra Q1 của FF1 thay đổi trạng thái thái từ Q1 = 0 sang Q1 = 1.

Với cạnh xuớng của xung CK thứ ba tương tự ta cĩ Q0 thay đổi trạng thái từ Q0 = 0 sang Q0 = 1.

Quá trình cứ xảy ra tại cạnh xuớng của xung CK và như vậy mạch đã thực hiện đếm lên nhị phân 3 bit.

Dạng sĩng tín hiệu:

Hình 6.2

Ta thấy ngõ ra của các FF là các mã sớ nhị phân 3 bit cĩ giá trị từ 0000 –1111.

Giá trị của sớ đếm tăng dần theo xung CK.

Dựa vào dạng sĩng tín hiệu ta thấy: Tần sớ của Q0 = f/2, tần sớ của Q1 = f/4 và

tần sớ của Q2 = f/4.

1.2. Mạch đếm xuống khơng đồng bộ

Hình 6.3 : Mạch đếm xuống khơng đồng bộ

Mạch đếm xuớng nhị phân 3 bit với xung CK tác động cạnh xuớng và ngõ vào xĩa CLR tích cực ở mức thấp. Bảng trạng thái CK Q2 Q1 Q0 0 0 0 0 1 1 1 1 2 1 1 0 3 1 0 1 4 1 0 0 5 0 1 1 6 0 1 0 7 0 0 1 8 0 0 0 Dạng sĩng tín hiệu hình 6.3: Hình 6.4

• Nếu thực hiện đếm xuớng dùng xung Ck tác động cạnh xuớng thì:

- Xung CK đầu tiên tác động bình thường

- Ngõ ra Q của tầng trước nới đến CK của tầng kế cận.

❖ Giải thích hoạt động của mạch:

- Đới với mạch đếm xuớng khi sử dụng FF cĩ xung Ck tác động cạnh xuớng thì ngõ ra Q0 của FF0 được nới tới ngõ vào CK1 của FF1, ngõ ra Q1 của FF1 được nới tới ngõ vào CK2 của FF2.

- Giả sử trạng thái ban đầu Q0 = Q1 =Q2 =0 thì Q0 =Q1=1

- Các ngõ vào J,K của các FF được nới lên mức logic 1 nên các FF luơn đảo trạng thái khi cĩ xung CK tác động

- Tại thời điểm cạnh xuớng của xung Ck thứ nhất ngõ ra Q0 của FF0 từ Q0 = 0 sang Q0 = 1và Q0 = 1 xuớng Q0= 0. Khi đĩ CK1 cũng thay đổi theo Q0( từ 1 xuớng 0) khi đĩ ngõ ra từ Q1 = 0 sang Q1 = 1 và Q0= 1 xuớng 0, làm FF2 cũng thay đổi theo Q1 =0 , ngõ ra Q2 =0 lên 1. Trạng thái ngõ ra lúc này là: Q2, Q1 ,Q0= 111.

- Tại thời điểm cạnh xuớng của xung Ck thứ hai ngõ ra Q0 của FF0 từ Q0 = 1 xuớng Q0 = 0 và Q0=0 lên Q0 =1. Khi đĩ CK1 cũng thay đổi theo Q0( từ 0 lên 1) làm FF1 khơng

được tác động ( do tại thời điểm này tương ứng với cạnh lên của xung CK đưa vào

FF1) dođĩ ngõ ra của FF1 vẫn giữ nguyên trạng thái trước đĩ tức là Q1 = 1. Tương tự Q2 = 1 và trạng thái ngõ ra của các FF lúc này là: Q2, Q1 ,Q0= 110.

- Tại thời điểm cạnh xuớng của xung Ck thứ ba ngõ ra của FF0, FF1 là Q0 = 0 lên , Q0 = 0 và Q1 = 1 xuớng 0 làm Q1 =1nên Q2 vẫn bằng . Trạng thái ngõ ra của các FF lúc này là: Q2, Q1 ,Q0= 101.

- Tương tự với các xung CK cịn lại và ngõ ra của các FF cuới cùng Q2, Q1 ,Q0= 000.

1.3. Mạch đếm lên, đếm xuống khơng đồng bộ (n=4):

Để cĩ mạch đếm lên hoặc đếm xuớng người ta dùng các mạch đa hợp 2→1( hai trạng thái 1 ngõ ra) với ngõ vào điều khiển C chung để chọn Q hoặc Q đảo đưa vào tầng sau qua các cổng NAND. Trong mạch (hình 6.5) dưới đây khi C =1, Q nới vào

Ck, mạch đếm lên và C =0. Q đảo nới vào Ck, mạch đếm xuớng.

Hình 6.5

Trên thực tế , để đơn giản, ta cĩ thể thay đa hợp 2→1 bởi một cổng EX-OR (

hình 6.6) , ngõ điều khiển C nới vào một ngõ vào cổng EX-OR, ngõ vào cịn lại nới với ngõ ra Q của FF và ngõ ra của cổng EX-OR nới vào ngõ vào C của FF sau, mạch cũng đếm lên/xuớng tùy vào C=0 hay C=1.

1.4. Mạch đếm khơng đồng bộ chia n tần số

❖ Kiểu Reset: Để thiết kế mạch đếm kiểu Reset, trước nhất người ta lập bảng

trạng thái cho sớ đếm.

Quan sát bảng trạng thái ta thấy ở xung thứ 10, nếu theo cách đếm 4 tầng thì QD và QB phải lên 1. Lợi dụng hai trạng thái này ta dùng một cổng NAND 2 ngõ vào để

đưa tín hiệu về xĩa các FF, ta được mạch ở (hình 6.7)

Bảng trạng thái

Hình 6.7

Mạch đếm kiểu Reset cĩ khuyết điểm như:

- Cĩ một trạng thái trung gian trước khi đạt sớ đếm cuới cùng. - Ngõ vào Cl khơng được dùng cho chức năng xĩa ban đầu.

❖ Kiểu Preset:

Trong kiểu Preset các ngõ vào của các FF sẽ được đặt trước thế nào để khi mạch

đếm đến trạng thái thứ N thì tất cả các FF tự động quay về khơng. Để thiết kế mạch đếm khơng đồng bộ kiểu Preset, thường người ta làm như sau:

- Phân tích sớđếm N = 2n.N’ (N’<N) rồi kết hợp hai mạch đếm n bit và N’. Việc thiết kế rất đơn giản khi sớ N' << N

1.5. Mạch đếm đồng bộ

Trong mạch đếm đồng bộ các FF chịu tác động đồng thời của xung đếm Ck Ví dụ: Thực hiện mạch đếm lên đồng bộ 3 bit với CK tác động cạnh xuớng

Khảo sát bảng trạng thái sau:

Nhận xét:

➢ Q0 đổi trạng thái từ 0 – 1 và từ 1 – 0 khi cĩ xung CK vậy J0 = K0 = 1.

➢ Q1 đổi trạng thái từ 0 – 1 và từ 1 – 0 khi cĩ xung CK và khi Q0 = 1, vậy J1 = K1 = Q0

➢ Q2 đổi trạng thái từ 0 – 1 và từ 1 – 0 khi cĩ xung CK và khi Q0 = 1 và Q1=1, vậy

J2 = K2 = Q0Q1. Hình 6.8: Mạch logic đếm đồng bộ Hình 6.9: Dạng sĩng tín hiệu 1.6. Mạch đếm vịng 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1 8 0 0 0

Thực chất là mạch ghi dịch trong đĩ ta cho hồi tiếp từ một ngõ ra nào đĩ về

ngõ vào để thực hiện một chu kỳ đếm. Tùy đường hồi tiếp mà ta cĩ các chu kỳ

đếm khác nhau Sau đây ta khảo sát vài loại mạch đếm vịng phổ biến. Cấu trúc mạch đếm vịng được cấu tạo từ các D Flip – Flop như hình sau.

Hình 6.10

Nguyên tắc hoạt động của mạch đếm vịng như sau:

- Giả sử trạng thái ban đầu Q3=1, Q2 = Q1 = Q0 = 0. Khi đĩ D0 = 1, D1 = D2 = D3 = 0.

FF R-S tác động theo xung lệnh

Flip Flop với ngõ vào Preset và Clear