Chương3 Loại dữ liệu trong Verilog
3.4.5 Unresolved nets 3.4.6 Trireg net
3.4.6 Trireg net
Net trireg ñược dùng ñể mơ hình giá trị điện dung lưu giữ trên net
của mạch điện, nó có khả năng lưu giữ giá trị điện tích. Một trireg có thể là một trong hai trạng thái sau:
Lâm Đức Khải University of Information Technology Page 50 Trạng thái ñược ñiều khiển (driven state): Khi có ít nhất một ngõ ra
của linh kiện ñiều khiển net trireg có giá trị 1, 0 hoặc x thì giá trị này sẽ ñược truyền ñến net trireg và giá trị này ñiều khiển giá trị của net trireg.
Trạng thái lưu giữ ñiện dung: Khi tất cả các ngõ ra của linh kiện điều khiển net trireg đều có giá trị tổng trở cao (z) thì net trireg sẽ lưu giữ giá trị cuối cùng mà nó ở trạng thái ñược ñiều khiển. Giá trị tổng trở cao của các ngõ ra linh kiện điều khiển sẽ khơng được truyền ñến net trireg.
Do ñó, net trireg sẽ ln có giá trị 0 hay 1 hoặc x và khơng có giá
trị z. Độ mạnh giá trị trên net trireg trong trạng thái lưu giữ ñiện dung ñược mơ tả bởi độ rộng, đó có thể là lớn (large), vừa (medium) hay nhỏ (small) với giá trị mặc ñịnh là medium nếu nó khơng được mơ tả. Trong trạng thái
ñược ñiều khiển, ñộ mạnh của net trireg sẽ phụ thuộc vào ñộ mạnh của linh
kiện ñiều khiển như supply, strong, pull, weak mà ta sẽ thảo luận sau. Như một mơ hình Verilog như phía dưới, ta sẽ lấy ñược giá trị kết quả của wire trireg khi transistor điều khiển nó bị tắt.
Ví dụ 2.9 module m;
reg c0, c1, i1, i2; tri d0, d1, d2; trireg d;
and(d0, il, i2);
Lâm Đức Khải University of Information Technology Page 51 nmos n2(d, d1, c1);
initial begin
$monitor(“time = %d d = %d c0=%d c1=%d d0=%d d1=%d i1=%d i2=%d”, $time, d, c0, c1, d0, d1, i1, i2);
#1 i1 = 1; i2 = l; c0 = l; c1 = 1; #5 c0 = 0; end endmodule Simulation result:
time = 0 d= x c0=x c1=x d0=x d1=x i1=x i2=x time = 1 d= 1 c1=1 c1=1 d0=1 d1=1 i1=1 i2=1
Lâm Đức Khải University of Information Technology Page 52 time = 6 d= 1 c0=0 c1=1 d0=1 d1=0 i1=1 i2=1