Các thành phần điện áp sau khi được phân tích trên hệ tọa độ dq0 sẽ được đưa vào bộ điều khiển bao gồm các bộ điều khiển PI, leadlag, bộ điều khiển feed forward điện áp-dòng điện và các câu giới hạn cùng với khâu chống bão hịa tích phân. Các tín hiệu sau chuyển đổi được so sánh với các giá trị đặt của điện áp và dịng điện từ đó tính ra giá trị tín hiệu điều khiển. Các tín hiệu điều khiển được chuyển về hệ tọa độ abc và αβγ rồi đưa vào khối tính tốn ra các hệ số điều chế vector không gian.
44 Hình 4.4 Cấu trúc bộ điều khiển
45
4.2.2 Cấu trúc mạch lực
46 Cấu trúc mạch lực bao gồm:
- Bộ chỉnh lưu cầu 3 pha tạo điện áp DC cấp cho bộ nghịch lưu - Bộ nghịch lưu 3 pha 4 nhánh
- Mạch lọc LC
- Bộ 3 biến áp đối tiếp
- Tải thuần trở R, tải cảm RL, tải phi tuyến Diode. Thơng số mơ phỏng:
- Tính cuộn cảm lọc đầu ra: Dòng điện đầu ra Io = 0 3. P U = 10000 3.220= 15,15 (A) Biên độ dòng tải Iom = Io 2= 21,43 (A)
Lấy sụt áp tại tần số cơ bản bằng 10% Uo, ta có: ULf = I0.XLf = 0,1.U0 = 0,1.220 = 22 (V)
XLf = 22 15.15= 1,45 Ω => Lf = 4.615 (mH) Chọn Lf = 4.5(mH) - Tính tụ lọc đầu ra: Chọn tần số cắt mạch lọc LC bằng 0,6 lần tần số phát xung: ωCL = 0,6.ωs = 0,1.2.3,14.10000 = 3768 (rad/s) Cf = 1 2 . f CL L = 3 2 1 4,5.10 .3768− = 15,7 (uF) Chọn Cf là 15 uF 4.3 Kết quả mô phỏng 4.3.1 Trường hợp lõm điện áp
47
a) Trường hợp tải thuần trở R = 100R cân bằng
Hình 4.6 Điện áp lưới trên hệ tọa độ dq0
Hình 4.7 Điện áp tải sau bù trên hệ tọa độ dq0
Với tải thuần trở, khi có hiện tượng biến thiên điện áp xảy ra, các thành phần dq0 sẽ xảy ra hiện tượng giao động. Khi có bù tác động, các thành phần dq0
48 trở về giá trị 1 chiều với thành phần d bằng giá trị điện áp định mức và các thành phần q 0 đều bằng 0.
Hình 4.8 Tín hiệu sau bộ điều khiển
49 Hình 4.10 Điện áp lưới và điện áp sau bộ bù trường hợp sụt áp 1 pha
Hình 4.11 Điện áp lưới và điện áp sau bộ bù trường hợp sụt áp 2 pha
Hình 4.12 Điện áp lưới và điện áp sau bộ bù trường hợp sụt áp 3 pha
Hoạt động của bộ bù là tốt, với các biến thiên điện áp trong các trường hợp sụt 1 pha đến sút 3 pha. Giá trị điện áp sau bù thỏa mãn yêu cầu đặt ra về biên độ và tần số.
50
b) Trường hợp tải phi tuyến (cầu diode)
Hình 4.13 Điện áp tải sau bù trên hệ tọa độ dq0
Hình 4.14 Tín hiệu sau bộ điều khiển
Đối với tải phi tuyến, tỷ lệ các sóng hài bậc cao suất hiện nhiều, do đó các tín hiệu điện áp bù trên hệ tọa độ dq0 không thể đạt giá trị 1 chiều như mong muốn. Tín hiệu bộ điều khiển giao động khơng ổn định.
51 Hình 4.15 Điện áp lưới và điện áp sau bộ bù trong trường hợp sụt áp 1 pha
Hình 4.16 Điện áp lưới và điện áp sau bộ bù trong trường hợp sụt áp 2 pha
Hình 4.17 Điện áp lưới và điện áp sau bộ bù trong trường hợp sụt áp 3 pha Do các sóng hài bậc cao suất hiện nên việc bù điện áp của hệ thống hoạt Do các sóng hài bậc cao suất hiện nên việc bù điện áp của hệ thống hoạt động không được tốt, hiện tượng méo đỉnh điện áp xuất hiện, tuy nhiên vẫn đảm bảo biên độ và tần số cho điện áp.
52
4.3.2 Trường hợp lồi điện áp
Giả thiết, điện áp trên pha A bị tăng 50V
a) Trường hợp tải thuần trở R = 100R cân bằng
Hình 4.18 Tín hiệu sau bộ điều khiển
Hình 4.19 Điện áp lưới và điện áp sau bộ bù trường hợp quá áp 1 pha Trường hợp quá áp 1 pha đột ngột, hệ thống vẫn đảm bảo việc cân bằng Trường hợp quá áp 1 pha đột ngột, hệ thống vẫn đảm bảo việc cân bằng điện áp đầu ra đạt giá trị mong muốn.
53
b) Trường hợp tải phi tuyến (cầu diode)
Hình 4.20 Tín hiệu sau bộ điều khiển
Hình 4.21 Điện áp lưới và điện áp sau bộ bù trong trường hợp quá áp 1 pha Đối với tải phi tuyến, cũng như trường hợp sụt áp, hệ thống vẫn có thể bù Đối với tải phi tuyến, cũng như trường hợp sụt áp, hệ thống vẫn có thể bù được về biên độ, tuy nhiên hiện tượng méo đỉnh là khơng thể tránh khỏi
54
CHƯƠNG V: MƠ HÌNH THỰC NGHIỆM
5.1 Thiết kế phần cứng
Với các phần thiết kế như đã mô phỏng, phần cứng sẽ phải có các phần tương ứng để đáp ứng được yêu cầu. Mục tiêu của thiết kế phần cứng bao gồm:
- Thiết kế mạch điều khiển sử dụng vi điều khiển Dspic 33CH512MP508. - Thiết kế mạch đo lường phản hồi tín hiệu tương tự.
- Thiết kế driver điều khiển IGBT. - Thiết kế mạch lực van IGBT.
5.1.1 Giới thiệu vi điều khiển Dspic33CH512MP508
Hình 5.1 Vi điều khiển Dspic33CH512MP508
Vi điều khiển Dspic33CH512MP508 (Hình 5.1) là dịng vi điều khiển tín hiệu số thế hệ mới (DSC) của Microchip có 2 lõi 16bit 90 & 100 MIPS với DSP tích hợp và các thiết bị ngoại vi nâng cao trên chip. Các DSC này cho phép thiết kế các hệ thống điều khiển động cơ hiệu suất cao, chính xác, tiết kiệm năng lượng hơn, vận hành êm ái và kéo dài tuổi thọ động cơ. Chúng có thể sử dụng để điều khiển các bộ nguồn ở chế độ chuyển mạch như AD/DC, DC/DC, UPS và PFC, cung cấp khả năng điều khiển kỹ thuật số chính xác cao của Buck, Boost,
55 Flyback…và các mạch nguồn để đạt hiệu suất năng lượng cao nhất có thể. Các thiết bị này cũng lý tưởng cho nhiều ứng dụng đa năng và hiệu suất cao.
Một số thông số cơ bản của vi điều khiển: - Điện áp hoạt động 3V – 3.6V
- 2 lõi hoạt động độc lập với tốc độ 90MIPS và 100MIPS - Hỗ trợ 20 kênh PWM, với tốc độ 250ps
- 4 module ADC 12bit
- Hỗ trợ giao tiếp UART, SPI, CAN….
5.1.2 Thiết kế mạch điều khiển và mạch lực
a) Mạch điều khiển
Hình 5.2 Mạch điều khiển
Mạch điều khiển được thiết kế sử dụng nguồn đầu vào 5V, sau đó qua bộ chuyển đổi nguồn xuống 3.3V cấp cho vi điều khiển. Vi điều khiển sử dụng thạch anh ngoại 20Mhz. Các I/O ngoại vi để điều khiển các mạch thiết bị như: 8 kênh
56 PWM, 16 chân Analog input, 1 cổng giao tiếp UART hiển thị và các phím điều khiển.
b) Mạch Driver và mạch IGBT
Hình 5.3 Mạch Driver và mạch IGBT
Tính tốn bộ nghịch lưu dùng van IGBT
Theo hướng dẫn thiết kế điện tử cơng suất, ta tính tốn được điện áp cực đại đặt lên van là: max 2 3 2 3 .U .400 1131 2 2 0.75 v DC U V q = = =
Tính tốn dịng điện trung bình qua van:
2 2 *10 *(1 ) (1 ) *(1 0.75) 12.37 2 2 2 m dm v I I I = +q = +q = + = A
Trong đó q là hệ số biến điệu (0 < q < 0.886) Vậy yêu cầu để chọn van là
1131 12.37*4 49.48 vdm vdm U V I A = = =
57 Ta chọn van IGBT của hang Tosiba có mã sản phẩm là MIG75Q7CSAOX với các thơng số được cho bởi nhà sản xuất như sau: Điện áp ngược 1200V, dịng điện tải 75A.
Tính tốn thiết kế mạch Driver điều khiển van IGBT
Do yêu cầu của mạch lực là phải đảm bảo tính cách ly giữa các tín hiệu điều khiển các van IGBT để đảm bảo không xảy ra sự cố ngắn mạch giữa các IGBT có anot chung nên ta phải thiết kế tám bộ module riêng biệt để điều khiển tám van IGBT. Do phải riêng biệt và cách ly nên mỗi module phải có nguồn ni riêng nên ta phải thiết kế một bộ tạo xung cho nguồn DC-DC điều chỉnh điện áp từ 24V xuống 20V để cấp cho driver IGBT. Giải pháp là sử dụng IR2153 kết hợp với hai IRF640 ta tạo được một mạch kéo đẩy để tạo xung vuông tự động, nó có tác dụng chia đơi điện áp 24V DC vào thành xung ±12V với độ rộng xung điều khiển được bằng cách phối hợp trở và tụ tại chân RT và CT của IC
Hình 5.4 Sơ đồ mạch tạo xung vng
Sau khi đã có xung vng ±12V, ta cho vào 8 biến áp xung mắc song song với tỷ lệ vòng dây giữa cuộn sơ cấp và cuốn thứ cấp là 30 vịng/61 vịng, trong đó tách 16 vòng ra lấy 5V làm điểm 0V ảo. Như vậy ta có mạch +15V và -5V.
58 Cuối cùng là thiết kế Driver điều khiển IGBT. Ta sẽ sử dụng Driver là IC EXB840, nó có khả năng điều khiển dịng lên tới 150A cho IGBT 600V và 75A cho IGBT 1200V. IC cho phép thời gian trễ đóng cắt lên đến 1us hoặc ít hơn, tần số đóng cắt cho phép là 40kHz. Với thiết kế bao gồm 15 chân, được tích hợp cách ly quang cùng với khả năng bảo vệ quá dòng. Với đầu vào gồm 3 chân nguồn -5V, 0V, 15V và 2 chân xung PWM, cho đầu ra kết nối với 3 chân của IGBT.
59
c) Mạch Chỉnh lưu diode và DC Bus
Hình 5.7 Mạch chỉnh lưu cầu 3 pha và DC bus
Mạch được thiết kế với đầu vào 3 pha, sử dụng cảm biến dòng điện để xác định dòng đầu vào. Để tránh việc tụ DC bị nạp quá nhanh dẫn đến nổ tụ, ta sử dụng thêm trở nạp tụ, mục đích để hạn chế tốc độ nạp tụ thời điểm đầu và chỉ được sử dụng trong thời gian ngắn rồi ngắt ra.
Module cầu chỉnh lưu chịu điện áp 1200V, dòng 75A Tụ DC bus bao gồm bộ 8 tụ 3300uF
60
d) Mạch lọc đầu ra
Hình 5.8 Mạch lọc LC đầu ra.
5.2 Kết quả thực nghiệm
Do hạn chế về mặt thời gian nên luận văn chỉ dừng lại ở việc xây dựng phần mạch lực và mạch điều khiển cho hệ thống mà chưa thử nghiệm được chế độ bù điện áp của hệ thống. Việc thực nghiệm mơ hình chỉ dừng lại ở mục tiêu tạo được điện áp ba pha bằng bộ nghịch lưu 3 pha 4 nhánh với tín hiệu giải lập trong vi điều khiển.
Thử nghiệm hệ thống với đầu vào chỉnh lưu là lưới điện ba pha, điện áp trên DC bus đạt 530V, ta thu được điện áp điều chế sau bộ nghịch lưu như sau:
61 Hình 5.9 Điện áp 3 pha được tạo ra từ bộ nghịch lưu 3 pha 4 nhánh
CHƯƠNG VI: KẾT LUẬN
Luận văn thiết kế bộ bù điện áp sử dụng cấu trúc nghịch lưu 3 pha 4 nhánh ứng dụng trong các hệ thống điện hay gặp các sự cố mất ổn định điện áp. Kết quả mô phỏng Matlab/Simulink cho thấy hệ thống đáp ứng được các yêu cầu đặt ra về tốc độ phát hiện sự cố và thời gian khắc phục sự cố trên đường dây truyền tải của hệ thống. Việc xây dựng mơ hình thực nghiệm chưa hồn thiện nên chưa thể lắp đặt hệ thống lên lưới để thử nghiệm
TÀI LIỆU THAM KHẢO
[1] Sakorn Po – Ngam, The Simplified Control of Three phase four leg shunt active Power Filter for Harmonics
[2] Isam Abdulbaqi, Modeling and analysis of a four leg inverter using space vector pulse width modulation technique, Journal of Engineering and Sustainable Development, February 2019
[3] Eyyup Demirkutlu, Output voltage control of a four leg inverter based three phase ups by means of stationary frame resonant filter banks, A thesis submitted to the graduate shool of natural and applied sciences of middle east technical university, December 2006
[4] Gonzalo Carraasco, Control of a four leg converter for the operation of a DFIG feeding stank alone Unbalanced loads, July 2015
[5] E.J.Acordi, A study of Shunt Active power filters applied to Three phase four leg Wire systems, March 2012
[6] Mohammad Reza Miveh, Control techniques for three phase four leg voltage source inverter in autonomous microgrid, May 2015
[7] I A Rudnev and Yu S Ermolaev, Control method of Three phase four leg converter based on repetitive control, 2018
PHỤ LỤC
1. Thuật tốn mơ phỏng trên Matlab
function [XungRa,y2] = fcn(Valpha,Vbeta,Vgama,VA,VB,VC,Xung) %--------Ma tran tinh cac ty so--------------------------- TD11 = [1 0 1 1/2 -sqrt(3)/2 -1 0 sqrt(3) 0]; TD12 = [3/2 -sqrt(3)/2 0 -1/2 sqrt(3)/2 1 1/2 sqrt(3)/2 -1]; TD13 = [3/2 -sqrt(3)/2 0 0 sqrt(3) 0 -1/2 -sqrt(3)/2 1]; TD14 = [3/2 -sqrt(3)/2 0 0 sqrt(3) 0 -1 0 -1]; TD21 = [1 0 1 1/2 sqrt(3)/2 -1 -3/2 sqrt(3)/2 0]; TD22 = [3/2 sqrt(3)/2 0 -1/2 sqrt(3)/2 1 -1 0 -1]; TD23 = [3/2 sqrt(3)/2 0 -3/2 sqrt(3)/2 0 -1/2 -sqrt(3)/2 1]; TD24 = [3/2 sqrt(3)/2 0 -3/2 sqrt(3)/2 0 1/2 -sqrt(3)/2 -1]; TD31 = [-1/2 sqrt(3)/2 1 1/2 sqrt(3)/2 -1 -3/2 -sqrt(3)/2 0]; TD32 = [0 sqrt(3) 0 -1/2 -sqrt(3)/2 1 -1 0 -1]; TD33 = [0 sqrt(3) 0 -3/2 -sqrt(3)/2 0 1 0 1]; TD34 = [0 sqrt(3) 0 -3/2 -sqrt(3)/2 0 -1/2 sqrt(3)/2 1]; TD41 = [-1/2 sqrt(3)/2 1 -1 0 -1 0 -sqrt(3) 0]; TD42 = [-3/2 sqrt(3)/2 0 -1/2 -sqrt(3)/2 1 1/2 -sqrt(3)/2 -1]; TD43 = [-3/2 sqrt(3)/2 0 0 -sqrt(3) 0 1 0 1]; TD44 = [-3/2 sqrt(3)/2 0 0 -sqrt(3) 0 1/2 sqrt(3)/2 -1]; TD51 = [-1/2 -sqrt(3)/2 1 -1 0 -1 3/2 -sqrt(3)/2 0];
TD52 = [-3/2 -sqrt(3)/2 0 1 0 1 1/2 -sqrt(3)/2 -1]; TD53 = [-3/2 -sqrt(3)/2 0 3/2 -sqrt(3)/2 0 -1/2 sqrt(3)/2 1]; TD54 = [-3/2 -sqrt(3)/2 0 3/2 -sqrt(3)/2 0 1/2 sqrt(3)/2 -1]; TD61 = [-1/2 -sqrt(3)/2 1 1/2 -sqrt(3)/2 -1 3/2 sqrt(3)/2 0]; TD62 = [0 -sqrt(3) 0 1 0 1 1/2 sqrt(3)/2 -1]; TD63 = [0 -sqrt(3) 0 3/2 sqrt(3)/2 0 -1/2 sqrt(3)/2 1]; TD64 = [0 -sqrt(3) 0 3/2 sqrt(3)/2 0 -1 0 -1];
%-----------Xac dinh vi tri vector tham chieu--------------- d1 = 0; d2 = 0; d3 = 0;
t1 = 0; t2 = 0; t3 = 0; t4 = 0; t = 0;
if ((Valpha >= 0 && Vbeta >= 0) || (Valpha < 0 && Vbeta < 0)) if (Vbeta > 0)
if (abs(Valpha) >= 1/sqrt(3)*abs(Vbeta)) %---------Lang Tru 1-------------- if (VA >= 0 && VB < 0 && VC < 0) %Tu dien 1 pnnn pnnp ppnp A11 = (1/600)*TD11*[Valpha;Vbeta;Vgama]; d1 = A11(1,1); d2 = A11(2,1); d3 = A11(3,1); t1 = d1 + d2 + d3 + (1-d1-d2-d3)/2; t2 = d3 + (1-d1-d2-d3)/2; t3 = (1-d1-d2-d3)/2; t4 = d2 + d3 + (1-d1-d2-d3)/2; t = 1; end
if (VA >= 0 && VB >= 0 && VC < 0) %Tu dien 2 pnnn ppnn ppnp A12 = (1/600)*TD12*[Valpha;Vbeta;Vgama]; d1 = A12(1,1); d2 = A12(2,1); d3 = A12(3,1); t1 = d1 + d2 + d3 + (1-d1-d2-d3)/2; t2 = d2 + d3 + (1-d1-d2-d3)/2; t3 = (1-d1-d2-d3)/2; t4 = d3 + (1-d1-d2-d3)/2; t = 1.1; end
if (VA >= 0 && VB >= 0 && VC >= 0) %Tu dien 3 pnnn ppnn pppn A13 = (1/600)*TD13*[Valpha;Vbeta;Vgama]; d1 = A13(1,1); d2 = A13(2,1); d3 = A13(3,1); t1 = d1 + d2 + d3 + (1-d1-d2-d3)/2; t2 = d2 + d3 + (1-d1-d2-d3)/2; t3 = d3 + (1-d1-d2-d3)/2;
t4 = (1-d1-d2-d3)/2; t = 1.2;
end
if (VA < 0 && VB < 0 && VC < 0) %Tu dien 4 pnnp ppnp nnnp A14 = (1/600)*TD14*[Valpha;Vbeta;Vgama]; d1 = A14(1,1); d2 = A14(2,1); d3 = A14(3,1); t1 = d1 + d2 + (1-d1-d2-d3)/2; t2 = d2 + (1-d1-d2-d3)/2; t3 = (1-d1-d2-d3)/2; t4 = d1 + d2 + d3 + (1-d1-d2-d3)/2; t = 1.3; end else %---------Lang Tru 2-------------- if (VA >= 0 && VB >= 0 && VC < 0) %Tu dien 1 ppnn ppnp npnn